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參數(shù)資料
| 型號： | μPD78F4216 |
| 廠商： | NEC Corp. |
| 英文描述： | 8/16 Bit RISC Microcontrollers(8/16位RISC微控制器) |
| 中文描述： | 8 / 16位RISC微控制器（8 / 16位的RISC微控制器） |
| 文件頁數(shù)： | 26/52頁 |
| 文件大?。?/td> | 384K |
| 代理商： | ΜPD78F4216 |
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26
μ
PD78F4216
Preliminary Data Sheet
AC Characteristics (T
A
= –10 to +60
°
C, V
DD
= AV
DD
= 2.7 to 5.5 V, V
SS
= AV
SS
= 0 V)
(1) Read/write operation (1/2)
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
Cycle time (minimum instruction
t
CYK
V
DD
= 4.5 V to 5.5 V
80
ns
execution time)
160
ns
Address setup time (vs. ASTB
↓
)
t
SAST
V
DD
= 5.0 V
(0.5 + a)T – 11
29
ns
V
DD
= 3.0 V
(0.5 + a)T – 15
65
ns
Address hold time (vs. ASTB
↓
)
t
HSTLA
V
DD
= 5.0 V
0.5T – 19
21
ns
V
DD
= 3.0 V
0.5T – 24
56
ns
Address high-level width
t
WSTH
V
DD
= 5.0 V
(0.5 + a)T – 17
23
ns
V
DD
= 3.0 V
(0.5 + a)T – 40
40
ns
Address hold time (vs. RD
↑
)
t
HRA
V
DD
= 5.0 V
0.5T – 14
26
ns
V
DD
= 3.0 V
0.5T – 14
66
ns
Address
→
RD
↓
delay time
t
DAR
V
DD
= 5.0 V
(1 + a)T – 24
56
ns
V
DD
= 3.0 V
(1 + a)T – 24
136
ns
Address float time (vs. RD
↓
)
t
FRA
0
ns
Address
→
data input time
t
DAID
V
DD
= 5.0 V
(2.5 + a + n)T – 37
403
ns
V
DD
= 3.0 V
(2.5 + a + n)T – 52
828
ns
ASTB
↓ →
data input time
t
DSTID
V
DD
= 5.0 V
(2 + n)T – 35
285
ns
V
DD
= 3.0 V
(2 + n)T – 50
590
ns
RD
↓ →
data input time
t
DRID
V
DD
= 5.0 V
(1.5 + n)T – 40
240
ns
V
DD
= 3.0 V
(1.5 + n)T – 50
510
ns
ASTB
↓ →
RD
↓
delay time
t
DSTR
V
DD
= 5.0 V
0.5T – 9
31
ns
V
DD
= 3.0 V
0.5T – 9
71
ns
Data hold time (vs. RD
↑
)
t
HRID
0
ns
RD
↑
→
Address active time
t
DRA
V
DD
= 5.0 V
0.5T – 2
38
ns
V
DD
= 3.0 V
0.5T – 12
68
ns
RD
↑ →
ASTB
↑
delay time
t
DRST
V
DD
= 5.0 V
0.5T – 9
31
ns
V
DD
= 3.0 V
0.5T – 9
71
ns
RD low-level width
t
WRL
V
DD
= 5.0 V
(1.5 + n)T – 25
95
ns
V
DD
= 3.0 V
(1.5 + n)T – 30
210
ns
Address
→
WR
↓
delay time
t
DAW
V
DD
= 5.0 V
(1 + a)T – 24
56
ns
V
DD
= 3.0 V
(1 + a)T – 24
136
ns
Address hold time (vs. WR
↑
)
t
HWA
V
DD
= 5.0 V
0.5T – 14
26
ns
V
DD
= 3.0 V
0.5T – 14
66
ns
ASTB
↓ →
data output delay time
t
DSTOD
V
DD
= 5.0 V
0.5T + 15
55
ns
V
DD
= 3.0 V
0.5T + 20
100
ns
WR
↓ →
data output delay time
t
DWOD
10
62
ns
Remark
T: t
CYK
= 1/f
XX
(f
XX
: main system clock frequency)
a = 1 when an address wait is inserted. Otherwise, 0
n: number of wait cycle (n
≥
0)
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