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參數(shù)資料
| 型號： | μPD78F0021Y(A) |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數(shù)： | 300/443頁 |
| 文件大?。?/td> | 2347K |
| 代理商： | ΜPD78F0021Y(A) |
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300
CHAPTER 18 SERIAL INTERFACE (IIC0) (
μ
PD780024Y, 780034Y SUBSERIES ONLY)
Figure 18-3. IIC Control Register (IICC0) Format (3/3)
SPT0
Stop condition trigger
0
Stop condition is not generated.
1
Stop condition is generated (termination of master device’s transfer).
After the SDA0 line goes to low level, either set the SCL0 line to high level or wait until it goes to
high level. Next, after the rated amount of time has elapsed, the SDA0 line changes from low level
to high level and a stop condition is generated.
Cautions concerning set timing
For master reception
:
Cannot be set during transfer.
Can be set only at the waiting period when ACKE0 has been set to 0
and slave has been notified of final reception.
A stop condition cannot be generated normally during the ACK0 period. Therefore,
set it during the waiting period.
Cannot be set at the same time as STT0.
SPT0 can be set only when in master mode.
Note 1
When WTIM0 has been set to 0, if SPT0 is set during the wait period that follows output of eight clocks, note
that a stop condition will be generated during the high level period of the ninth clock.
When a ninth clock must be output, WTIM0 should be changed from 0 to 1 during the wait period following
output of eight clocks, and SPT0 should be set during the wait period that follows output of the ninth clock.
For master transmission:
Condition for clearing (SPT0 = 0)
Note 2
Condition for setting (SPT0 = 1)
Cleared by instruction
Cleared by loss in arbitration
Set by instruction
Automatically cleared after stop condition is detected
When LREL0 = 1
When RESET is input
Notes 1.
Set SPT0 only during master mode. However, you must set SPT0 and generate a stop condition before
the first stop condition is detected following the switch to operation enable status. For details, see
“
18.5.15 Other cautions
”.
2.
This flag’s signal is invalid when IICE0 = 0.
Caution
When bit 3 (TRC0) of the IIC status register (IICS0) is set to “1”, WREL0 is set during the ninth
clock and wait is canceled, after which TRC0 is cleared and the SDA0 line is set for high
impedance.
Remarks 1.
STD0
: Bit 1 of IIC status register (IICS0)
ACKD0 : Bit 2 of IIC status register (IICS0)
TRC0
: Bit 3 of IIC status register (IICS0)
COI0
: Bit 4 of IIC status register (IICS0)
EXC0
: Bit 5 of IIC status register (IICS0)
MSTS0 : Bit 7 of IIC status register (IICS0)
2.
Bits 0 and 1 (SPT0, STT0) become 0 when they are read after data setting.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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