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參數(shù)資料
| 型號： | μPD780053Y |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-bit Microcontroller with 2/4/8K Bytes In-System Programmable Flash |
| 中文描述： | 8位微控制器與2/4/8K字節(jié)在系統(tǒng)可編程閃存 |
| 文件頁數(shù)： | 284/585頁 |
| 文件大小： | 3342K |
| 代理商： | ΜPD780053Y |
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CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
μ
PD780058 Subseries)
(1) Serial I/O shift register 0 (SIO0)
This is an 8-bit register to carry out parallel/serial conversion and to carry out serial transmission/reception
(shift operation) in synchronization with the serial clock.
The SIO0 is set with an 8-bit memory manipulation instruction.
When bit 7 (CSIE0) of serial operating mode register 0 (CSIM0) is 1, writing data to SIO0 starts serial operation.
In transmission, data written to the SIO0 is output to the serial output (SO0) or serial data bus (SB0/SB1).
In reception, data is read from the serial input (SI0) or SB0/SB1 to SIO0.
Note that, if a bus is driven in the SBI mode or 2-wire serial I/O mode, the bus pin must serve for both input
and output. Thus, in the case of a device for reception, write FFH to SIO0 in advance (except when address
reception is carried out by setting bit 5 (WUP) of CSIM0 to 1).
In the SBI mode, the busy state can be cleared by writing data to SIO0. In this case, bit 7 (BSYE) of the serial
bus interface control register (SBIC) is not cleared to 0.
RESET input makes SIO0 undefined.
(2) Slave address register (SVA)
This is an 8-bit register to set the slave address value for connection of a slave device to the serial bus.
The SVA is set with an 8-bit memory manipulation instruction. This register is not used in the 3-wire serial
I/O mode.
The master device outputs a slave address for selection of a particular slave device to the connected slave
device. These two data (the slave address output from the master device and the SVA value) are compared
with an address comparator. If they match, the slave device has been selected. In that case, bit 6 (COI) of
serial operating mode register 0 (CSIM0) becomes 1.
Address comparison can also be executed on the data of LSB-masked high-order 7 bits by setting bit 4 (SVAM)
of the interrupt timing specify register (SINT) to 1.
If no matching is detected in address reception, bit 2 (RELD) of the serial bus interface control register (SBIC)
is cleared to 0. In the SBI mode, the wake-up function can be used by setting the bit 5 (WUP) of CSIM0 to
1. In this case, the interrupt request signal (INTCSI0) is generated only when the slave address output by
the master coincides with the value of the SVA, and it can be learned by this interrupt request that the master
requests for communication. If the bit 5 (SIC) of the interrupt timing specify register (SINT) is set to 1, the
wake-up function cannot be used even if WUP is set to 1 (an interrupt request signal is generated when bus
release is detected). To use the wake-up function, clear SIC to 0.
Further, an error can be detected by using SVA when the device transmits data as master or slave device
in the SBI or 2-wire serial I/O mode.
RESET input makes SVA undefined.
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