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參數(shù)資料
| 型號(hào)： | XCV812E-7FG560C |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | 的Virtex娥內(nèi)存擴(kuò)展1.8伏現(xiàn)場(chǎng)可編程門(mén)陣列 |
| 文件頁(yè)數(shù)： | 72/116頁(yè) |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-7FG560C |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
Module 3 of 4
18
www.xilinx.com
1-800-255-7778
DS025-3 (v2.2) July 17, 2002
R
DLL Timing Parameters
All devices are 100 percent functionally tested. Because of the difficulty in directly measuring many internal timing parameters, those
parameters are derived from benchmark timing patterns. The following guidelines reflect worst-case values across the
recommended operating conditions.
Description
Symbol
F
CLKIN
Speed Grade
Units
-8
-7
-6
Min
Max
Min
Max
Min
Max
Input Clock Frequency (CLKDLLHF)
FCLKINHF
60
320
60
320
60
260
MHz
Input Clock Frequency (CLKDLL)
FCLKINLF
25
160
25
160
25
135
MHz
Input Clock Low/High Pulse Width
T
DLLPW
≥
25 MHz
5.0
5.0
5.0
ns
≥
50 MHz
3.0
3.0
3.0
ns
≥
100 MHz
2.4
2.4
2.4
ns
≥
150 MHz
2.0
2.0
2.0
ns
≥
200 MHz
1.8
1.8
1.8
ns
≥
250 MHz
1.5
1.5
1.5
ns
≥
300 MHz
1.3
1.3
NA
ns
Figure 4:
DLL Timing Waveforms
TCLKIN
TCLKIN+ TIPTOL
_
Period Tolerance:
the allowed input clock period change in nanoseconds.
Output Jitter:
the difference between an ideal
reference clock edge and the actual design.
ds022_24_091200
I
deal Period
Actual Period
+
+/- Jitter
+ Maximum
Phase Difference
+ Phase Offset
Phase Offset and Maximum Phase Difference
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XCV812E-7FG900C | 功能描述:IC FPGA 1.8V C-TEMP 900-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:Virtex®-E EM 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55） |
| XCV812E-7FG900I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
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