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參數(shù)資料
| 型號(hào)： | XCV812E-7BG900I |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | 的Virtex娥內(nèi)存擴(kuò)展1.8伏現(xiàn)場(chǎng)可編程門陣列 |
| 文件頁(yè)數(shù)： | 60/116頁(yè) |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-7BG900I |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
Module 3 of 4
6
www.xilinx.com
1-800-255-7778
DS025-3 (v2.2) July 17, 2002
R
IOB Input Switching Characteristics Standard Adjustments
I
Speed Grade
(1)
Units
Description
Symbol
Standard
Min
-8
-7
-6
Data Input Delay Adjustments
Standard-specific data input delay
adjustments
T
ILVTTL
LVTTL
0.0
0.0
0.0
0.0
ns
T
ILVCMOS2
LVCMOS2
–0.02
0.0
0.0
0.0
ns
T
ILVCMOS18
LVCMOS18
–0.02
+0.20
+0.20
+0.20
ns
T
ILVDS
LVDS
0.00
+0.15
+0.15
+0.15
ns
T
ILVPECL
LVPECL
0.00
+0.15
+0.15
+0.15
ns
T
IPCI33_3
PCI, 33 MHz, 3.3 V
–0.05
+0.08
+0.08
+0.08
ns
T
IPCI66_3
PCI, 66 MHz, 3.3 V
–0.05
–0.11
–0.11
–0.11
ns
T
IGTL
GTL
+0.10
+0.14
+0.14
+0.14
ns
T
IGTLPLUS
GTL+
+0.06
+0.14
+0.14
+0.14
ns
T
IHSTL
HSTL
+0.02
+0.04
+0.04
+0.04
ns
T
ISSTL2
SSTL2
–0.04
+0.04
+0.04
+0.04
ns
T
ISSTL3
SSTL3
–0.02
+0.04
+0.04
+0.04
ns
T
ICTT
CTT
+0.01
+0.10
+0.10
+0.10
ns
T
IAGP
AGP
–0.03
+0.04
+0.04
+0.04
ns
Notes:
1.
Input timing i for LVTTL is measured at 1.4 V. For other I/O standards, see
Table 3
.
Figure 1:
Virtex-E Input/Output Block (IOB)
OBUFT
IBUF
Vref
ds022_02_091300
SR
CLK
ICE
OCE
O
I
IQ
T
TCE
D
CE
Q
SR
D
CE
Q
SR
D
CE
Q
SR
PAD
ProDelay
Weak
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