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參數(shù)資料
| 型號(hào)： | XCV812E-6FG556I |
| 廠商： | Xilinx, Inc. |
| 英文描述： | Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays |
| 中文描述： | 的Virtex娥內(nèi)存擴(kuò)展1.8伏現(xiàn)場(chǎng)可編程門陣列 |
| 文件頁數(shù)： | 31/116頁 |
| 文件大?。?/td> | 1087K |
| 代理商： | XCV812E-6FG556I |
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Virtex-E 1.8 V Extended Memory Field Programmable Gate Arrays
DS025-2 (v2.1) July 17, 2002
www.xilinx.com
1-800-255-7778
Module 2 of 4
27
R
At the third rising edge of CLKA, the T
BCCS
parameter is
violated with two writes to memory location 0x0F. The DOA
and DOB busses reflect the contents of the DIA and DIB
busses, but the stored value at 0x0F is invalid.
At the fourth rising edge of CLKA, a read operation is per-
formed at memory location 0x0F and invalid data is present
on the DOA bus. Port B also executes a read operation to
memory location 0x0F and also reads invalid data.
At the fifth rising edge of CLKA a read operation is per-
formed that does not violate the T
BCCS
parameter to the
previous write of 0x7E by Port B. THe DOA bus reflects the
recently written value by Port B.
Figure 33:
Timing Diagram for Single Port Block SelectRAM+ Memory
ds022_0343_121399
CLK
T
BPWH
T
BACK
ADDR
00
DDDD
T
BCKO
MEM (00)
CCCC
MEM (7E)
0F
CCCC
7E
8F
BBBB
2222
DIN
DOUT
EN
RST
WE
DISABLED
READ
WRITE
READ
DISABLED
T
BDCK
T
BECK
T
BWCK
T
BPWL
Figure 34:
Timing Diagram for a True Dual-port Read/Write Block SelectRAM+ Memory
ds022_035_121399
CLK_A
P
P
ADDR_A
00
7E
0F
00
00
7E
7E
1A
0F
0F
0F
7E
AAAA
9999
AAAA
0000
1111
2222
AAAA
9999
AAAA
UNKNOWN
EN_A
WE_A
DI_A
DO_A
1111
1111
1111
2222
FFFF
BBBB
1111
AAAA
MEM (00)
9999
2222
FFFF
BBBB
UNKNOWN
CLK_B
ADDR_B
EN_B
WE_B
DI_B
DO_B
T
BCCS
VIOLATION
T
BCCS
T
BCCS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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