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參數(shù)資料
| 型號： | XCV600E-6BG560I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 224/233頁 |
| 文件大小： | 0K |
| 描述： | IC FPGA 1.8V I-TEMP 560-MBGA |
| 產(chǎn)品變化通告： | FPGA Family Discontinuation 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex®-E |
| LAB/CLB數(shù)： | 3456 |
| 邏輯元件/單元數(shù)： | 15552 |
| RAM 位總計： | 294912 |
| 輸入/輸出數(shù)： | 404 |
| 門數(shù)： | 985882 |
| 電源電壓： | 1.71 V ~ 1.89 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 560-LBGA，金屬 |
| 供應(yīng)商設(shè)備封裝： | 560-MBGA（42.5x42.5） |
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 4 of 4
DS022-4 (v3.0) March 21, 2014
4
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
CS144 Chip-Scale Package
XCV50E, XCV100E, XCV200E, XCV300E and XCV400E
devices in CS144 Chip-scale packages have footprint com-
patibility. In the CS144 package, bank pairs that share a
side are internally interconnected, permitting four choices
Pins labeled I0_VREF can be used as either in all parts
unless device-dependent, as indicated in the footnotes. If
the pin is not used as VREF, it can be used as general I/O.
Pair information.
Table 3: I/O Bank Pairs and Shared Vcco Pins
Paired Banks
Shared VCCO Pins
Banks 0 & 1
A2, A13, D7
Banks 2 & 3
B12, G11, M13
Banks 4 & 5
N1, N7, N13
Banks 6 & 7
B2, G2, M2
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
0GCK3
A6
0IO
B3
0
IO_VREF_L0N_YY
B42
0
IO_L0P_YY
A4
0
IO_L1N_YY
B5
0
IO_L1P_YY
A5
0
IO_LVDS_DLL_L2N
C6
0
IO_VREF
A31
0IO_VREF
C4
0IO_VREF
D6
1GCK2
A7
1IO
A8
1
IO_LVDS_DLL_L2P
B7
1
IO_L3N_YY
C8
1
IO_L3P_YY
D8
1
IO_L4N_YY
C9
1
IO_VREF_L4P_YY
D92
1
IO_WRITE_L5N_YY
C10
1
IO_CS_L5P_YY
D10
1
IO_VREF
A10
1
IO_VREF
B8
1
IO_VREF
B101
2IO
D12
2IO
F12
2
IO_DOUT_BUSY_L6P_YY
C11
2
IO_DIN_D0_L6N_YY
C12
2
IO_D1_L7N
E10
2
IO_VREF_L7P
D132
2IO_L8N_YY
E13
2
IO_D2_L8P_YY
E12
2
IO_D3_L9N
F11
2
IO_VREF_L9P
F10
2
IO_L10P
F13
2
IO_VREF
C131
2
IO_VREF
D11
3IO
H13
3IO
K13
3
IO_L10N
G13
3
IO_VREF_L11N
H11
3
IO_D4_L11P
H12
3
IO_D5_L12N_YY
J13
3
IO_L12P_YY
H10
3
IO_VREF_L13N
J102
3
IO_D6_L13P
J11
3
IO_INIT_L14N_YY
L13
3
IO_D7_L14P_YY
K10
3
IO_VREF
K111
3
IO_VREF
K12
4GCK0
K7
4IO
M8
4IO
M10
Table 4: CS144 — XCV50E, XCV100E, XCV200E
Bank
Pin Description
Pin #
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XCV600E-6BG432I | IC FPGA 1.8V I-TEMP 432-MBGA |
| ASC60DRTN-S13 | CONN EDGECARD 120POS .100 EXTEND |
| ASC60DRTH-S13 | CONN EDGECARD 120POS .100 EXTEND |
| ASC60DREN-S13 | CONN EDGECARD 120POS .100 EXTEND |
| BR25L160FV-WE2 | IC EEPROM SER 16KB SPI BUS 8SSOP |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XCV600E-6FG240C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV600E-6FG240I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex⑩-E 1.8 V Field Programmable Gate Arrays |
| XCV600E6FG676C | 制造商:XILINX 功能描述:_ 制造商:Xilinx 功能描述: |
| XCV600E-6FG676C | 功能描述:IC FPGA 1.8V C-TEMP 676-FBGA RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Virtex®-E 產(chǎn)品變化通告:Step Intro and Pkg Change 11/March/2008 標準包裝:1 系列:Virtex®-5 SXT LAB/CLB數(shù):4080 邏輯元件/單元數(shù):52224 RAM 位總計:4866048 輸入/輸出數(shù):480 門數(shù):- 電源電壓:0.95 V ~ 1.05 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:1136-BBGA，F(xiàn)CBGA 供應(yīng)商設(shè)備封裝:1136-FCBGA 配用:568-5088-ND - BOARD DEMO DAC1408D750122-1796-ND - EVALUATION PLATFORM VIRTEX-5 |
| XCV600E6FG676I | 制造商:Xilinx 功能描述: |
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