- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄375012 > XCR3320 (Xilinx, Inc.) 320 Macrocell SRAM CPLD(320宏單元靜態(tài)RAM復(fù)雜可編程邏輯器件) PDF資料下載
參數(shù)資料
| 型號(hào)： | XCR3320 |
| 廠商： | Xilinx, Inc. |
| 英文描述： | 320 Macrocell SRAM CPLD(320宏單元靜態(tài)RAM復(fù)雜可編程邏輯器件) |
| 中文描述： | 320宏單元CPLD實(shí)現(xiàn)的SRAM（320宏單元靜態(tài)RAM的復(fù)雜可編程邏輯器件） |
| 文件頁(yè)數(shù)： | 17/43頁(yè) |
| 文件大小： | 392K |
| 代理商： | XCR3320 |
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R
XCR3320: 320 Macrocell SRAM CPLD
17
www.xilinx.com
1-800-255-7778
DS033 (v1.3) October 9, 2000
This product has been discontinued. Please see
for details.Table 5: Master Serial Configuration Mode Timing Characteristics
Symbol
t
S
t
H
t
D
t
CL
t
CH
t
C
Parameter
Min.
60
0
-
357
357
0.6
Nom.
-
-
-
500
500
1.0
Max.
-
-
300
833
833
1.4
Unit
ns
ns
ns
ns
ns
MHz
din setup time
din hold time
cclk to dout delay
cclk low time (M3 = 1)
cclk high time (M3 = 1)
cclk frequency (M3 = 1)
SP00666
DATA
CLK
CE
RESET/OE
CEO
din
cclk
done
hdc
M2
M1
M0
dout
TO DAISY
–
CHAINED
DEVICES
XCR3320
M3
V
CC
prgmn
resetn
EXTERNAL
CONTROLLER
IF DESIRED
V
CC
V
CC
Figure 17: Master Serial Configuration
SP00584
CCLK
DIN
DOUT
t
S
t
H
BIT N
BIT N
t
D
t
CH
t
CL
Figure 18: Master Serial Configuration Mode Timing Diagram
相關(guān)PDF資料 |
PDF描述 |
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