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參數(shù)資料
| 型號： | XCB56364PV100 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 8-BIT, 100 MHz, OTHER DSP, PQFP112 |
| 封裝： | QFP-112 |
| 文件頁數(shù)： | 62/162頁 |
| 文件大?。?/td> | 2405K |
| 代理商： | XCB56364PV100 |
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Specifications
External Memory Expansion Port (Port A)
2-42
DSP56364 Advance Information
MOTOROLA
180
CAS assertion to WR deassertion
t
WCH
6
×
T
C
4.2
55.8
—
ns
181
RAS assertion to WR deassertion
t
WCR
9.5
×
T
C
4.2
90.8
—
ns
182
WR assertion pulse width
t
WP
15.5
×
T
C
4.5
150.5
—
ns
183
WR assertion to RAS deassertion
t
RWL
15.75
×
T
C
4.3
153.2
—
ns
184
WR assertion to CAS deassertion
t
CWL
14.25
×
T
C
4.3
138.2
—
ns
185
Data valid to CAS assertion (write)
t
DS
8.75
×
T
C
4.0
83.5
—
ns
186
CAS assertion to data not valid (write)
t
DH
6.25
×
T
C
4.0
58.5
—
ns
187
RAS assertion to data not valid (write)
t
DHR
9.75
×
T
C
4.0
93.5
—
ns
188
WR assertion to CAS assertion
t
WCS
9.5
×
T
C
4.3
90.7
—
ns
189
CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
t
RPC
4.75
×
T
C
4.0
43.5
—
ns
191
RD assertion to RAS deassertion
t
ROH
15.5
×
T
C
4.0
151.0
—
ns
192
RD assertion to data valid
t
GA
14
×
T
C
5.7
—
134.3
ns
193
RD deassertion to data not valid
3
t
GZ
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
0.3
7.2
—
ns
195
WR deassertion to data high impedance
0.25
×
T
C
—
2.5
ns
Notes:
1.
2.
3.
The number of wait states for out-of-page access is specified in the DCR.
The refresh period is specified in the DCR.
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not
t
GZ
.
Either t
RCH
or t
RRH
must be satisfied for read cycles.
4.
Table 2-16 DRAM Out-of-Page and Refresh Timings, Fifteen Wait States
1, 2
(continued)
No.
Characteristics
3
Symbol
Expression
Min
Max
Unit
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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