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參數(shù)資料
| 型號： | XCB56364PV100 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | 24-Bit Audio Digital Signal Processor |
| 中文描述： | 8-BIT, 100 MHz, OTHER DSP, PQFP112 |
| 封裝： | QFP-112 |
| 文件頁數(shù)： | 60/162頁 |
| 文件大?。?/td> | 2405K |
| 代理商： | XCB56364PV100 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁當(dāng)前第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁
Specifications
External Memory Expansion Port (Port A)
2-40
DSP56364 Advance Information
MOTOROLA
180
CAS assertion to WR deassertion
t
WCH
5
×
T
C
4.2
45.8
—
ns
181
RAS assertion to WR deassertion
t
WCR
7.5
×
T
C
4.2
70.8
—
ns
182
WR assertion pulse width
t
WP
11.5
×
T
C
4.5
110.5
—
ns
183
WR assertion to RAS deassertion
t
RWL
11.75
×
T
C
4.3
113.2
—
ns
184
WR assertion to CAS deassertion
t
CWL
10.25
×
T
C
4.3
103.2
—
ns
185
Data valid to CAS assertion (write)
t
DS
5.75
×
T
C
4.0
53.5
—
ns
186
CAS assertion to data not valid (write)
t
DH
5.25
×
T
C
4.0
48.5
—
ns
187
RAS assertion to data not valid (write)
t
DHR
7.75
×
T
C
4.0
73.5
—
ns
188
WR assertion to CAS assertion
t
WCS
6.5
×
T
C
4.3
60.7
—
ns
189
CAS assertion to RAS assertion (refresh)
t
CSR
1.5
×
T
C
4.0
11.0
—
ns
190
RAS deassertion to CAS assertion (refresh)
t
RPC
2.75
×
T
C
4.0
23.5
—
ns
191
RD assertion to RAS deassertion
t
ROH
11.5
×
T
C
4.0
111.0
—
ns
192
RD assertion to data valid
t
GA
10
×
T
C
7.0
—
93.0
ns
193
RD deassertion to data not valid
4
t
GZ
0.0
—
ns
194
WR assertion to data active
0.75
×
T
C
0.3
7.2
—
ns
195
WR deassertion to data high impedance
×
T
C
—
2.5
ns
Notes:
1.
2.
3.
4.
5.
The number of wait states for out-of-page access is specified in the DCR.
The refresh period is specified in the DCR.
The asynchronous delays specified in the expressions are valid for DSP56364.
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is t
OFF
and not t
GZ
.
Either t
RCH
or t
RRH
must be satisfied for read cycles.
Table 2-15 DRAM Out-of-Page and Refresh Timings, Eleven Wait States
1, 2
(continued)
No.
Characteristics
4
Symbol
Expression
3
Min
Max
Unit
F
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
.
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