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參數(shù)資料
| 型號(hào)： | XC2V8000 |
| 廠商： | Xilinx, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Virtex-II Platform FPGAs: Complete Data Sheet |
| 中文描述： | 的Virtex - II FPGA平臺(tái)：完整的數(shù)據(jù)手冊(cè) |
| 文件頁數(shù)： | 89/311頁 |
| 文件大?。?/td> | 1836K |
| 代理商： | XC2V8000 |
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Virtex-II Platform FPGAs: Pinout Information
R
DS031-4 (v2.0) August 1, 2003
Product Specification
1-800-255-7778Module 4 of 4
3
Pin Definitions
Table 4
provides a description of each pin type listed in Virtex-II pinout tables.
Table 4:
Virtex-II Pin Definitions
Pin Name
Direction
Description
User I/O Pins
IO_LXXY_#
Input/Output
All user I/O pins are capable of differential signalling and can implement LVDS, ULVDS,
BLVDS, LVPECL, or LDT pairs. Each user I/O is labeled “
IO_LXXY_#
”, where:
IO
indicates a user I/O pin.
LXXY
indicates a differential pair, with
XX
a unique pair in the bank and
Y = P/N
for
the positive and negative sides of the differential pair.
#
indicates the bank number (0 through 7)
Dual-Function Pins
IO_LXXY_#/ZZZ
The dual-function pins are labelled “
IO_LXXY_#/ZZZ
”, where
ZZZ
can be one of the
following pins:
Per Bank -
VRP, VRN,
or
VREF
Globally -
GCLKX(S/P), BUSY/DOUT, INIT_B, D0/DIN – D7, RDWR_B,
or
CS_B
With /ZZZ:
D0/DIN, D1, D2,
D3, D4, D5, D6,
D7
Input/Output
In
SelectMAP
mode,
D0 through D7 are configuration data pins. These pins
become user I/Os after configuration, unless the SelectMAP port is retained.
In bit-serial modes,
DIN (D0) is the single-data input. This pin becomes a user I/O
after configuration.
CS_B
Input
In SelectMAP mode, this is the active-low Chip Select signal. The pin becomes a user
I/O after configuration, unless the
SelectMAP port is retained.
RDWR_B
Input
In SelectMAP mode, this is the active-low Write Enable signal. The pin becomes a user
I/O after configuration, unless the SelectMAP port is retained.
BUSY/DOUT
Output
In
SelectMAP
mode,
BUSY controls the rate at which configuration data is loaded.
The pin becomes a user I/O after configuration, unless the SelectMAP port is
retained.
In bit-serial modes,
DOUT provides preamble and configuration data to
downstream devices in a daisy-chain. The pin becomes a user I/O after
configuration.
INIT_B
Bidirectional
(open-drain)
When Low, this pin indicates that the configuration memory is being cleared. When held
Low, the start of configuration is delayed. During configuration, a Low on this output
indicates that a configuration data error has occurred. The pin becomes a user I/O after
configuration.
GCLKx (S/P)
Input/Output
These are clock input pins that connect to Global Clock Buffers. These pins become
regular user I/Os when not needed for clocks.
VRP
Input
This pin is for the DCI voltage reference resistor of P transistor (per bank).
VRN
Input
This pin is for the DCI voltage reference resistor of N transistor (per bank).
ALT_VRP
Input
This is the alternative pin for the DCI voltage reference resistor of P transistor.
ALT_VRN
Input
This is the alternative pin for the DCI voltage reference resistor of N transistor.
V
REF
Input
These are input threshold voltage pins. They become user I/Os when an external
threshold voltage is not needed (per bank).
Dedicated Pins
(1)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| XC2V80-4BG575I | Virtex-II 1.5V Field-Programmable Gate Arrays |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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