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參數(shù)資料
| 型號： | XC2V8000 |
| 廠商： | Xilinx, Inc. |
| 元件分類： | FPGA |
| 英文描述： | Virtex-II Platform FPGAs: Complete Data Sheet |
| 中文描述： | 的Virtex - II FPGA平臺：完整的數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 82/311頁 |
| 文件大?。?/td> | 1836K |
| 代理商： | XC2V8000 |
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Virtex-II Platform FPGAs: DC and Switching Characteristics
R
DS031-3 (v3.0) August 1, 2003
Product Specification
1-800-255-7778Module 3 of 4
34
Source-Synchronous Switching Characteristics
The parameters in this section provide the necessary values for calculating timing budgets for Virtex-II source-synchronous
transmitter and receiver data-valid windows.
Table 41:
Duty Cycle Distortion and Clock-Tree Skew
Description
Symbol
Device
Speed Grade
Units
–
6
–
5
–
4
Duty Cycle Distortion
(1)
T
DCD_CLK0
T
DCD_CLK180
All
140
140
140
ps
All
50
50
50
ps
Clock Tree Skew
(2)
T
CKSKEW
XC2V40
TBD
50
TBD
ps
XC2V80
TBD
50
TBD
ps
XC2V250
TBD
50
TBD
ps
XC2V500
TBD
50
TBD
ps
XC2V1000
TBD
80
TBD
ps
XC2V1500
TBD
80
TBD
ps
XC2V2000
TBD
100
TBD
ps
XC2V3000
TBD
100
TBD
ps
XC2V4000
TBD
TBD
TBD
ps
XC2V6000
TBD
500
TBD
ps
XC2V8000
TBD
TBD
TBD
ps
Notes:
1.
These parameters represent the worst-case duty cycle distortion observable at the pins of the device using LVDS output buffers. For
cases where other I/O standards are used, IBIS can be used to calculate any additional duty cycle distortion that might be caused
by asymmetrical rise/fall times.
T
DCD_CLK0
applies to cases where local (IOB) inversion is used to provide the negative-edge clock to the DDR element in the I/O.
T
DCD_CLK180
applies to cases where the CLK180 output of the DCM is used to provide the negative-edge clock to the DDR element
in the I/O.
This value represents the worst-case clock-tree skew observable between sequential I/O elements. Significantly less clock-tree skew
exists for I/O registers that are close to each other and fed by the same or adjacent clock-tree branches. Use the Xilinx FPGA_Editor
and Timing Analyzer tools to evaluate clock skew specific to your application.
2.
Table 42:
Package Skew
Description
Symbol
Device/Package
Value
Units
Package Skew
(1)
T
PKGSKEW
XC2V1000 / FF896
130
ps
XC2V3000 / FF1152
115
ps
XC2V3000 / BF957
130
ps
XC2V4000 / FF1152
130
ps
XC2V4000 / FF1517
200
ps
XC2V4000 / BF957
140
ps
XC2V6000 / FF1152
90
ps
XC2V6000 / FF1517
105
ps
XC2V6000 / BF957
105
ps
Notes:
1.
These values represent the worst-case skew between any two balls of the package: shortest flight time to longest flight time from Pad
to Ball (7.1ps per mm).
Package trace length information is available for these device/package combinations. This information can be used to deskew the
package.
2.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| XC2V80-4BF957C | Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4BF957I | Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4BG575C | Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4BG575I | Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V80-4BG728C | Virtex-II 1.5V Field-Programmable Gate Arrays |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| XC2V8000-4BF957C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V8000-4BF957I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
| XC2V8000-4CS144C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet |
| XC2V8000-4CS144I | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II Platform FPGAs: Complete Data Sheet |
| XC2V8000-4FF1152C | 制造商:XILINX 制造商全稱:XILINX 功能描述:Virtex-II 1.5V Field-Programmable Gate Arrays |
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