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參數(shù)資料
| 型號： | UPD44165094AF5-E40Y-EQ2 |
| 元件分類： | SRAM |
| 英文描述： | 2M X 9 QDR SRAM, 0.45 ns, PBGA165 |
| 封裝： | 13 X 15 MM, PLASTIC, BGA-165 |
| 文件頁數(shù)： | 14/40頁 |
| 文件大?。?/td> | 388K |
| 代理商： | UPD44165094AF5-E40Y-EQ2 |
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21
Data Sheet
M17771EJ3V0DS
μPD44165084A, 44165094A, 44165184A, 44165364A
Read and Write Cycle
Parameter
Symbol
-E33
-E37Y
-E40, -E40Y
-E50, -E50Y
Unit
Note
(300 MHz)
(270 MHz)
(250 MHz)
(200 MHz)
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
MIN.
MAX.
Clock
Average Clock cycle time (K, K#, C, C#)
TKHKH
3.3
8.4
3.7
8.4
4.0
8.4
5.0
8.4
ns
1
Clock phase jitter (K, K#, C, C#)
TKC var
–
0.2
0.2
–
0.2
–
0.2
ns
2
Clock HIGH time (K, K#, C, C#)
TKHKL
1.32
–
1.5
1.6
–
2.0
–
ns
Clock LOW time (K, K#, C, C#)
TKLKH
1.32
–
1.5
1.6
–
2.0
–
ns
Clock HIGH to Clock# HIGH
(K
→K#, C→C#)
TKHK#H
1.49
–
1.7
1.8
–
2.2
–
ns
Clock# HIGH to Clock HIGH
(K#
→K, C#→C)
TK#HKH
1.49
–
1.7
1.8
–
2.2
–
ns
Clock to data clock
270 to 300 MHz
TKHCH
0
1.45
–
ns
(K
→C, K#→C#)
250 to 270 MHz
0
1.65
0
1.65
–
200 to 250 MHz
0
1.8
0
1.8
0
1.8
–
167 to 200 MHz
0
2.3
0
2.3
0
2.3
0
2.3
133 to 167 MHz
0
2.8
0
2.8
0
2.8
0
2.8
< 133 MHz
0
3.55
0
3.55
0
3.55
0
3.55
DLL/PLL lock time (K, C)
TKC lock
1,024
–
1,024
1,024
–
1,024
–
Cycle
3
K static to DLL/PLL reset
TKC reset
30
–
30
30
–
30
–
ns
4
Output Times
C, C# HIGH to output valid
TCHQV
–
0.45
0.45
–
0.45
–
0.45
ns
C, C# HIGH to output hold
TCHQX
– 0.45
–
0.45
– 0.45
–
– 0.45
–
ns
C, C# HIGH to echo clock valid
TCHCQV
–
0.45
0.45
–
0.45
–
0.45
ns
C, C# HIGH to echo clock hold
TCHCQX – 0.45
–
0.45
– 0.45
–
– 0.45
–
ns
CQ, CQ# HIGH to output valid
TCQHQV
–
0.27
0.3
–
0.3
–
0.35
ns
5
CQ, CQ# HIGH to output hold
TCQHQX – 0.27
–
– 0.3
– 0.3
–
– 0.35
–
ns
5
C HIGH to output High-Z
TCHQZ
–
0.45
0.45
–
0.45
–
0.45
ns
C HIGH to output Low-Z
TCHQX1 – 0.45
–
0.45
– 0.45
–
– 0.45
–
ns
Setup Times
Address valid to K rising edge
TAVKH
0.4
–
0.5
0.5
–
0.6
–
ns
6
Control inputs (R#, W#) valid to K rising
edge
TIVKH
0.4
–
0.5
0.5
–
0.6
–
ns
6
Data inputs and write data select
TDVKH
0.3
–
0.35
0.35
–
0.4
–
ns
6
inputs (BWx#, NWx#) valid to K, K#
rising edge
Hold Times
K rising edge to address hold
TKHAX
0.4
–
0.5
0.5
–
0.6
–
ns
6
K rising edge to control inputs (R#, W#)
hold
TKHIX
0.4
–
0.5
0.5
–
0.6
–
ns
6
K, K# rising edge to data inputs and
TKHDX
0.3
–
0.35
0.35
–
0.4
–
ns
6
write data select inputs (BWx#, NWx#)
hold
<R>
相關PDF資料 |
PDF描述 |
|---|---|
| UPD44325084F5-E50-EQ2-A | 4M X 8 QDR SRAM, 0.45 ns, PBGA165 |
| UPFS120P | P-CHANNEL, Si, SMALL SIGNAL, MOSFET |
| UPL40-U1BT | CABLE TERMINATED, MALE, TNC CONNECTOR, PLUG |
| UPN2AS | FEMALE-FEMALE-MALE, RF Y ADAPTER |
| UPRLED630 | SINGLE COLOR LED, BRIGHT RED, 1.4732 mm |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| UPD44165094BF5-E40-EQ3-A | 制造商:Renesas Electronics Corporation 功能描述:SRAM Chip Sync Dual 1.8V 18M-Bit 2M x 9-Bit 0.45ns 165-Pin BGA |
| UPD44165362BF5-E40-EQ3 | 制造商:Renesas Electronics Corporation 功能描述:UPD44165362BF5-E40-EQ3 - Trays |
| UPD44165362BF5-E40-EQ3-A | 制造商:Renesas Electronics Corporation 功能描述:SRAM Chip Sync Dual 1.8V 18M-Bit 512K x 36 0.45ns 165-Pin BGA |
| UPD44321182GF-A50(A) | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD44324182BF5-E40-FQ1-A | 制造商:Renesas Electronics Corporation 功能描述:RENUPD44324182BF5-E40-FQ1-A 36M-BIT(2M-W |
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