參數(shù)資料
型號(hào)： SSD1905QT2
廠商： Electronic Theatre Controls, Inc.
英文描述： LCD Graphics Controller CMOS
中文描述： LCD圖形控制器的CMOS
文件頁(yè)數(shù)： 86/153頁(yè)
文件大?。?/td> 863K
代理商： SSD1905QT2
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SSD1905
Rev 1.3
10/2002
SOLOMON
77
Table 10-10 : Hitachi SH-4 Interface Timing
Symbol
f
CKIO
T
CKIO
t
1
t
2
t
3
t
4
t
5
t
6
t
7
t
8
t
9a
t
9b
t
9c
t
9d
t
10
t
11
Parameter
Min
1/f
CKIO
6.8
6.8
1
0
1
2
1
2
3
3T
CKIO
+ 3
Max
66
13
18
23
28
12
3T
CKIO
+
12
18
14
14
2
12
Units
MHz
ns
ns
ns
ns
ns
ns
ns
ns
ns
T
CKIO
T
CKIO
T
CKIO
T
CKIO
ns
ns
Clock frequency
Clock period
Clock pulse width low
Clock pulse width high
A[16:1], M/R#, RD/WR# setup to CKIO
A[16:1], M/R#, RD/WR# hold from CSn#
BS# setup
BS# hold
CSn# setup
CSn# high setup to CKIO
RD# or WEn# asserted for MCLK = BCLK (max.MCLK=50MHz)
RD# or WEn# asserted for MCLK = BCLK
÷
2
RD# or WEn# asserted for MCLK = BCLK
÷
3
RD# or WEn# asserted for MCLK = BCLK
÷
4
Falling edge RD# to D[15:0] driven (read cycle)
Falling edge CSn# to RDY# driven high
t
12
t
13
t
14
t
15
t
16
t
17
t
18
CKIO to RDY# low
CSn# high to RDY# high
Falling edge CKIO to RDY# high impedance
D[15:0] setup to 2
nd
CKIO after BS# (write cycle) (see note 1)
D[15:0] hold (write cycle)
RDY# falling edge to D[15:0] valid (read cycle)
Rising edge RD# to D[15:0] high impedance (read cycle)
4
4
4
0
0
3
ns
ns
ns
ns
ns
ns
ns
1. t
15
is the delay from when data is placed on the bus until the data is latched into the write buffer.
Note
Minimum three software WAIT state are required.
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PDF描述
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