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參數(shù)資料
| 型號： | SSD1905QT2 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | LCD Graphics Controller CMOS |
| 中文描述： | LCD圖形控制器的CMOS |
| 文件頁數(shù)： | 56/153頁 |
| 文件大?。?/td> | 863K |
| 代理商： | SSD1905QT2 |
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SSD1905
Rev 1.3
10/2002
SOLOMON
47
Bit 3 and Bit 0
CV Pulse Force High (bit 3) and CV Pulse Enable (bit 0)
These bits control the LCVOUT pin and CV Pulse circuitry as Table 7-15 : CV Pulse
Control.
When LCVOUT is forced low or forced high it can be used as a general purpose
output.
Note
Bit 3 must be set to 0 and bit 0 must be set to 1 before initiating a new burst using the
CV Pulse Burst Start bit.
The CV Pulse circuitry is disabled when Power Saving Mode is enabled.
Table 7-15 : CV Pulse Control
Bit 3
0
Bit 0
1
Result
CV Pulse circuitry enabled
(controlled by REG[B1h] and REG[B2h])
LCVOUT forced low
LCVOUT forced high
0
1
0
x
x = don’t care
Bit 2
CV Pulse Burst Status
A “1” indicates a CV pulse burst is occurring. A “0” indicates no CV pulse burst is
occurring. Software should wait for this bit to clear before starting another burst.
CV Pulse Burst Start
A “1” in this bit initiates a single LCVOUT pulse burst. The number of clock pulses
generated is programmable from 1 to 256. The frequency of the pulses is the divided
CV Pulse source divided by 2, with 50/50 duty cycle. This bit should be cleared to 0 by
software before initiating a new burst.
Bit 1
Note
This bit has effect only if the CV Pulse Enable bit is 1.
PWM Clock / CV Pulse Configuration Register
7
6
REG[B1h]
0
Bit
5
4
3
2
1
PWM Clock
Divide
Select
Bit 3
RW
0
PWM Clock
Divide
Select
Bit 2
RW
0
PWM Clock
Divide
Select
Bit 1
RW
0
PWM Clock
Divide
Select
Bit 0
RW
0
CV Pulse
Divide
Select
Bit 2
RW
0
CV Pulse
Divide
Select
Bit 1
RW
0
CV Pulse
Divide
Select
Bit 0
RW
0
PWMCLK
Source
Select
Type
Reset
state
RW
0
Bits 7-4
PWM Clock Divide Select Bits [3:0]
The value of these bits represents the power of 2 by which the selected PWM clock
source is divided.
Note
This divided clock is further divided by 256 before it is output at LPWMOUT.
Table 7-16 : PWM Clock Divide Select Options
PWM Clock Divide Select Bits [3:0]
0h
1h
2h
3h
...
Ch
Dh-Fh
PWM Clock Divide Amount
1
2
4
8
...
4096
1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SSF-LXH100GD-01 | T-5mm (T-1 3/4) LED, RIGHT ANGLE FAULT INDICATOR, 565nm GREEN LED, GREEN DIFFUSED LENS |
| SSI-LXH8080SRD | SSI-LXH8080SRD |
| SSI204 | 5V LOW POWER DTMF RECEIVER |
| SSI32F8030 | Programmable Electronic Filter |
| SSI75T201 | INTEGRATED DTMF RECEIVER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SSD1906 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:256K Embedded Display SRAM LCD Graphic Controller CMOS |
| SSD1906QT2 | 制造商: 功能描述: 制造商:undefined 功能描述: |
| SSD1926 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:JPEG壓縮編碼的SD接口256K的SRAM嵌入式顯示器圖像處理器的CMOS |
| SSD1D40 | 制造商:M.E.C. Relays 功能描述: |
| SSD2 | 功能描述:保險(xiǎn)絲 2A 240VAC IND RoHS:否 制造商:Littelfuse 產(chǎn)品:Surface Mount Fuses 電流額定值:0.5 A 電壓額定值:600 V 保險(xiǎn)絲類型:Fast Acting 保險(xiǎn)絲大小/組:Nano 尺寸:12.1 mm L x 4.5 mm W 安裝風(fēng)格: 端接類型:SMD/SMT 系列:485 |
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