參數(shù)資料
型號： SH7751
廠商： Renesas Technology Corp.
英文描述： SuperH RISC engine
中文描述： SuperH RISC引擎
文件頁數(shù)： 24/1105頁
文件大小： 6809K
代理商： SH7751
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Rev. 3.0, 04/02, page xxii of xxxviii
Figure 12.7
Figure 13.1
Figure 13.2
Figure 13.3
Figure 13.4
Operation Timing when Using Input Capture Function ................................. 302
Block Diagram of BSC................................................................................. 307
Correspondence between Virtual Address Space and External Memory Space 311
External Memory Space Allocation .............................................................. 313
Example of
5'<
Sampling Timing at which BCR4 is Set
(Two Wait Cycles are Inserted by WCR2).................................................... 330
Writing to RTCSR, RTCNT, RTCOR, and RFCR......................................... 359
Basic Timing of SRAM Interface ................................................................. 371
Example of 32-Bit Data Width SRAM Connection....................................... 372
Example of 16-Bit Data Width SRAM Connection....................................... 373
Example of 8-Bit Data Width SRAM Connection......................................... 374
SRAM Interface Wait Timing (Software Wait Only)..................................... 375
SRAM Interface Wait State Timing (Wait State Insertion by
5'<
Signal).... 376
SRAM Interface Wait State Timing (Read Strobe Negate Timing Setting) .... 377
Example of DRAM Connection (32-Bit Data Width, Area 3)........................ 378
Basic DRAM Access Timing........................................................................ 380
DRAM Wait State Timing............................................................................ 381
DRAM Burst Access Timing........................................................................ 382
DRAM Bus Cycle (EDO Mode, RCD = 0, AnW = 0, TPC = 1)..................... 383
Burst Access Timing in DRAM EDO Mode ................................................. 384
Figure 13.19(1) DRAM Burst Bus Cycle, RAS Down Mode Start
(Fast Page Mode, RCD = 0, Anw = 0) .......................................................... 385
Figure 13.19(2) DRAM Burst Bus Cycle, RAS Down Mode Continuation
(Fast Page Mode, RCD = 0, Anw = 0) .......................................................... 386
Figure 13.19(3) DRAM Burst Bus Cycle, RAS Down Mode Start
(EDO Mode, RCD = 0, Anw = 0)................................................................. 387
Figure 13.19(4) DRAM Burst Bus Cycle, RAS Down Mode Continuation
(EDO Mode, RCD = 0, Anw = 0)................................................................. 388
Figure 13.20
CAS-Before-RAS Refresh Operation............................................................ 389
Figure 13.21
DRAM CAS-Before-RAS Refresh Cycle Timing (TRAS = 0, TRC = 1) ....... 390
Figure 13.22
DRAM Self-Refresh Cycle Timing............................................................... 392
Figure 13.23
Example of 32-Bit Data Width Synchronous DRAM Connection (Area 3).... 394
Figure 13.24
Basic Timing for Synchronous DRAM Burst Read....................................... 396
Figure 13.25
Basic Timing for Synchronous DRAM Single Read...................................... 398
Figure 13.26
Basic Timing for Synchronous DRAM Burst Write ...................................... 399
Figure 13.27
Basic Timing for Synchronous DRAM Single Write..................................... 401
Figure 13.28
Burst Read Timing....................................................................................... 403
Figure 13.29
Burst Read Timing (RAS Down, Same Row Address).................................. 404
Figure 13.30
Burst Read Timing (RAS Down, Different Row Addresses).......................... 405
Figure 13.31
Burst Write Timing...................................................................................... 406
Figure 13.32
Burst Write Timing (Same Row Address)..................................................... 407
Figure 13.33
Burst Write Timing (Different Row Addresses)............................................ 408
Figure 13.5
Figure 13.6
Figure 13.7
Figure 13.8
Figure 13.9
Figure 13.10
Figure 13.11
Figure 13.12
Figure 13.13
Figure 13.14
Figure 13.15
Figure 13.16
Figure 13.17
Figure 13.18
相關(guān)PDF資料
PDF描述
SH7751R SuperH RISC engine
SH7770 SH7770
SH8G41 TOSHIBA HIGH&#8722;SPEED THYRISTOR SILICON PLANAR TYPE
SHARP_LH7A404 32 BIT SYSTEM ON CHIP
SHD501290 HERMETIC ULTRA LOW DROPOUT LINEAR REGULATOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
SH7751R 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SuperH RISC engine
SH7760 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SuperHTM RISC engine
SH7770 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:SH7770
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SH-8-002 制造商:Distributed By MCM 功能描述:10 Pack of Category 6 Ethernet Connectors
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