參數(shù)資料
型號(hào)： SH7750S
廠商： Renesas Technology Corp.
英文描述： SuperH RISC engine
中文描述： SuperH RISC引擎
文件頁數(shù)： 35/1039頁
文件大?。?/td> 6247K
代理商： SH7750S
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Rev. 6.0, 07/02, page xxxiii of I
21.1.2 Block Diagram..................................................................................................... 799
21.1.3 Pin Configuration................................................................................................. 801
21.1.4 Register Configuration......................................................................................... 802
Register Descriptions ........................................................................................................ 803
21.2.1 Instruction Register (SDIR).................................................................................. 803
21.2.2 Data Register (SDDR).......................................................................................... 805
21.2.3 Bypass Register (SDBPR).................................................................................... 805
21.2.4 Interrupt Source Register (SDINT) (SH7750R Only).......................................... 806
21.2.5 Boundary Scan Register (SDBSR) (SH7750R Only)........................................... 806
Operation........................................................................................................................... 810
21.3.1 TAP Control......................................................................................................... 810
21.3.2 H-UDI Reset......................................................................................................... 811
21.3.3 H-UDI Interrupt ................................................................................................... 811
21.3.4 Boundary Scan (EXTEST, SAMPLE/PRELOAD, BYPASS) (SH7750R Only). 812
Usage Notes....................................................................................................................... 812
21.2
21.3
21.4
Section 22 Electrical Characteristics
.............................................................................. 813
22.1
Absolute Maximum Ratings.............................................................................................. 813
22.2
DC Characteristics............................................................................................................. 814
22.3
AC Characteristics............................................................................................................. 842
22.3.1 Clock and Control Signal Timing ........................................................................ 844
22.3.2 Control Signal Timing.......................................................................................... 868
22.3.3 Bus Timing........................................................................................................... 871
22.3.4 Peripheral Module Signal Timing........................................................................ 924
22.3.5 AC Characteristic Test Conditions....................................................................... 934
22.3.6 Delay Time Variation Due to Load Capacitance.................................................. 935
Appendix A Address List
.................................................................................................. 937
Appendix B Package Dimensions
.................................................................................. 943
Appendix C Mode Pin Settings
....................................................................................... 947
Appendix D
&.,2
5
(1%
Pin Configuration
............................................................... 949
Appendix E
E.1
Pin States........................................................................................................................... 951
E.2
Handling of Unused Pins................................................................................................... 954
Pin Functions
................................................................................................ 951
Appendix F
Synchronous DRAM Address Multiplexing Tables
........................ 955
Appendix G Prefetching of Instructions and its Side Effects
................................. 977
相關(guān)PDF資料
PDF描述
SH7750 SuperH RISC Processor Product Brief
SH7750 Hitachi Microcomputer Development Environment System SH7750 E10A Emulator
SH7750E10A Hitachi Microcomputer Development Environment System SH7750 E10A Emulator
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SH7751R SuperH RISC engine
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