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參數(shù)資料
| 型號(hào)： | SH7604 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Hardware Manual |
| 中文描述： | 硬件手冊(cè) |
| 文件頁(yè)數(shù)： | 9/633頁(yè) |
| 文件大小： | 2114K |
| 代理商： | SH7604 |
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iii
5.2.3
5.2.4
5.2.5
Description of Registers.....................................................................................................
5.3.1
Interrupt Priority Level Setting Register A (IPRA)..............................................
5.3.2
Interrupt Priority Level Setting Register B (IPRB)..............................................
5.3.3
Vector Number Setting Register WDT (VCRWDT)............................................
5.3.4
Vector Number Setting Register A (VCRA)........................................................
5.3.5
Vector Number Setting Register B (VCRB) ........................................................
5.3.6
Vector Number Setting Register C (VCRC) ........................................................
5.3.7
Vector Number Setting Register D (VCRD)........................................................
5.3.8
Interrupt Control Register (ICR) ..........................................................................
Interrupt Operation.............................................................................................................
5.4.1
Interrupt Sequence................................................................................................
5.4.2
Stack after Interrupt Exception Handling.............................................................
Interrupt Response Time.................................................................................................... 100
Sampling of Pins
IRL3
–
IRL0
............................................................................................ 101
Usage Notes ....................................................................................................................... 103
IRL Interrupts........................................................................................................
On-chip Peripheral Module Interrupts..................................................................
Interrupt Exception Vectors and Priority Order....................................................
83
85
86
88
88
89
91
91
92
93
94
95
97
97
99
5.3
5.4
5.5
5.6
5.7
Section 6
6.1
User Break Controller
.................................................................................... 107
Overview............................................................................................................................ 107
6.1.1
Features................................................................................................................. 107
6.1.2
Block Diagram...................................................................................................... 108
6.1.3
Register Configuration.......................................................................................... 109
Register Descriptions......................................................................................................... 110
6.2.1
Break Address Register A (BARA)...................................................................... 110
6.2.2
Break Address Mask Register A (BAMRA)........................................................ 111
6.2.3
Break Bus Cycle Register A (BBRA)................................................................... 112
6.2.4
Break Address Register B (BARB)...................................................................... 114
6.2.5
Break Address Mask Register B (BAMRB)......................................................... 114
6.2.6
Break Data Register B (BDRB)............................................................................ 114
6.2.7
Break Data Mask Register B (BDMRB).............................................................. 115
6.2.8
Bus Break Register B (BBRB) ............................................................................. 116
6.2.9
Break Control Register (BRCR)........................................................................... 116
Operation............................................................................................................................ 120
6.3.1
Flow of the User Break Operation........................................................................ 120
6.3.2
Break on Instruction Fetch Cycle ......................................................................... 120
6.3.3
Break on Data Access Cycle................................................................................. 121
6.3.4
Break on External Bus Cycle................................................................................ 122
6.3.5
Program Counter (PC) Values Saved ................................................................... 122
6.3.6
Example of Use..................................................................................................... 123
6.3.7
Usage Notes.......................................................................................................... 126
6.3.8
SH7000 Series Compatible Mode ........................................................................ 127
6.2
6.3
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PDF描述 |
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