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參數(shù)資料
| 型號(hào)： | SH7604 |
| 廠商： | Hitachi,Ltd. |
| 英文描述： | Hardware Manual |
| 中文描述： | 硬件手冊(cè) |
| 文件頁(yè)數(shù)： | 265/633頁(yè) |
| 文件大?。?/td> | 2114K |
| 代理商： | SH7604 |
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When RXI (transfer request when the SCI’s receive data buffer is full) is set as the transfer
request, however, the transfer source must be the SCI’s receive data register (RDR). Likewise,
when TXI (transfer request when the SCI’s transmit data buffer is empty) is set as the transfer
request, the transfer destination must be the SCI’s transmit data register (TDR).
Table 9.6
Selecting On-Chip Peripheral Module Request Mode with the AR and RS bits
AR
RS1 RS0
DMA Transfer
Request
Source
DMA Transfer
Request Signal
Source
Destination
Bus
Mode
DREQ
Setting
0
0
1
SCI
receiver
RXI (SCI receive-
data-full transfer
request)
RDR
Any*
Cycle-
steal
Edge,
active-low
0
1
0
SCI
transmitter
TXI (SCI transmit-
data-empty transfer
request)
Any*
TDR
Cycle-
steal
Edge,
active-low
Note:
External memory, memory-mapped external device, on-chip peripheral module (excluding
DMAC, BSC, and UBC)
When outputting transfer requests from the SCI, its interrupt enable bits (TIE and RIE in SCR)
must be set to output the interrupt signals. Note that transfer request signals from on-chip
peripheral modules (interrupt request signals) are sent not just to the DMAC but to the CPU as
well. When an on-chip peripheral module is specified as the transfer request source, set the
priority level values in the interrupt priority level registers (IPRC–IPRE) of the interrupt controller
(INTC) at or below the levels set in the I3–I0 bits of the CPU’s status register so that the CPU
does not accept the interrupt request signal.
The DMA transfer request signals shown in table 9.6 are automatically fetched when the
corresponding DMA transfer is performed. If cycle-steal mode is used, a DMA transfer request
(interrupt request) from any module will be cleared at the first transfer; if burst mode is used, it
will be cleared at the last transfer.
9.3.3
Channel Priorities
When the DMAC receives simultaneous transfer requests on two channels, it selects a channel
according to a predetermined priority order. There are two priority modes, fixed and round-robin.
The channel priority is selected by the priority bit, PR, in the DMA operation register (DMAOR).
Fixed Priority Mode:
In this mode, the relative channel priority levels are fixed. When PR is set
to 0, the priority, high to low, is channel 0 > channel 1. Figure 9.3 shows an example of a transfer
in burst mode.
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| SH7618 | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHTM RISC engine Family / SH7618 Series |
| SH7618A | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHTM RISC engine Family / SH7618 Series |
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