參數(shù)資料
型號： SH7604
廠商： Hitachi,Ltd.
英文描述： Hardware Manual
中文描述： 硬件手冊
文件頁數(shù)： 225/633頁
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代理商： SH7604
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7.10.4
External Bus Address Monitor
The master and slave modes have a function to generate break interrupts and monitor the external
bus access cycle using the user break controller. The bus cycle is monitored by sampling the
external bus every time the clock rises while the bus is released. If the
BS
signal is found to be
asserted (low level) when sampling is performed, the address at that time (A26–A0) and read/write
signal RD/
WR
are fetched and compared as the access address and access type (read or write).
When an external device has captured the bus and the DRAM or synchronous DRAM is in an
access cycle, the following points are important to make the address monitor function correctly.
BS
goes low in the DRAM or synchronous DRAM access cycle in synchronization with the cycle
that outputs the column address. Because only the address of the cycle in which the
BS
signal is
low is fetched and compared, even access to memories like these that multiplex addresses requires
outputting of the row address in the upper address bits. One of the bits of the address signal in the
column address output cycle in synchronous DRAM is used to specify the bank address, while the
other bit is used to specify whether to perform an auto-precharge. These always cause breaks on
the compared address, so mask these two bits when setting the comparison address. The masked
bit position is described in the section 7.5.2, Address Multiplexing.
7.10.5
Master/Slave Coordination
Roles must be shared between the master and slave to control system resources without
contradictions. DRAM, synchronous DRAM and pseudo-SRAM must be initialized before use.
When using standby operation to lower power consumption, the load must also be shared.
This SH7604 was designed with the idea that the master mode device would handle all controls,
such as initialization, refreshing, and standby control. When a 2-processor structure of connected
master and slave is used, all processing except for direct accesses to memory is controlled by the
master. When master mode is combined with partial-share master mode, the partial-share master
mode processor handles initialization, refreshing, and standby control for all CS spaces connected
to it except for the CS2 space. The master initializes memory connected directly to it.
The hardware or software sequence should be designed so that there are no slave-side processor
accesses until memory that requires initialization before use such as DRAM, synchronous DRAM
and pseudo-SRAM has completed its initialization. One method is to install an external circuit that
clears slave resets from the master. Another is to have the master write a flag when initialization is
complete to an SRAM or the like that does not require initialization, and then not to start access
until this flag is acknowledged by the slave. A third method is to install an external circuit that can
send an interrupt from master to slave and clear the slave’s standby state with an interrupt from the
master to the slave when initialization ends.
In standby mode or the like when synchronous DRAM and pseudo-SRAM are in self-refresh
mode, memory is not precharged until the mode is cleared, so the master cannot release the bus.
The design should provide for the master to put the slave to sleep before self-refresh mode starts
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PDF描述
SH7615 CMOS single-chip microcontroller
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SH7618 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHTM RISC engine Family / SH7618 Series
SH7618A 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:32-Bit RISC Microcomputer SuperHTM RISC engine Family / SH7618 Series
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