參數(shù)資料
型號： SH7604
廠商： Hitachi,Ltd.
英文描述： Hardware Manual
中文描述： 硬件手冊
文件頁數(shù)： 173/633頁
文件大?。?/td> 2114K
代理商： SH7604
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157
7.5
Synchronous DRAM Interface
7.5.1
Synchronous DRAM Direct Connection
2-Mbit (128k
×
16), 4-Mbit (256k
×
16), and 16-Mbit (1M
×
16, 2M
×
8, and 4M
×
4)
synchronous DRAMs can be connected directly to the SH7604
.
All of these are internally divided
into two banks. Since synchronous DRAM can be selected by the
CS
signal, areas CS2 and CS3
can be connected using a common
RAS
or other control signal.
When the enable bits for DRAM
and other memory (DRAM2–DRAM0) in BCR1 are set to 001, CS2 is ordinary space and CS3 is
synchronous DRAM space. When set to 100, CS2 is synchronous DRAM space and CS3 is
ordinary space. When set to 101, both CS2 and CS3 are synchronous DRAM spaces.
The supported synchronous DRAM operating mode is for burst read and single write. The burst
length depends on the data bus width, comprising 4 bursts for a 32-bit width, and 8 bursts for a 16-
bit width. The data bus width is specified by the SZ bit in MCR. Burst operation is always
performed, so the burst enable (BE) bit in MCR is ignored.
Control signals for directly connecting synchronous DRAM are the
RAS
/
CE
,
CAS
/
OE
, RD/
WR
,
CS2
or
CS3
, DQMUU, DQMUL, DQMLU, DQMLL, and CKE signals
.
Signals other than
CS2
and
CS3
are common to every area, and signals other than CKE are valid and fetched only when
CS2
or
CS3
is true
.
Therefore, synchronous DRAM of multiple areas can be connected in parallel.
CKE is negated (to the low level); only when a self-refresh is performed otherwise it is asserted
(to the high level).
Commands can be specified for synchronous DRAM using the
RAS
/
CE
,
CAS
/
OE
, RD/
WR
, and
certain address signals. These commands are NOP, auto-refresh (REF), self-refresh (SELF), all-
bank precharge (PALL), specific bank precharge (PRE), row address strobe/bank active (ACTV),
read (READ), read with precharge (READA), write (WRIT), write with precharge (WRITA), and
mode register write (MRS).
Bytes are specified using DQMUU, DQMUL, DQMLU, and DQMLL. The read/write is
performed on the byte whose DQM is low. For 32-bit data, DQMUU specifies 4n address access
and DQMLL specifies 4n + 3 address access. For 16-bit data, only DQMLU and DQMLL are
used. Figure 7.13 shows an example in which a 32-bit connection uses a 256k
×
16 bit
synchronous DRAM. Figure 7.14 shows an example with a 16-bit connection.
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PDF描述
SH7615 CMOS single-chip microcontroller
SH7706 Renesas 32-Bit RISC Microcomputer Super RISC engine Family/SH7700 Series
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