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參數(shù)資料
| 型號： | SH7145 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 464/773頁 |
| 文件大小： | 4187K |
| 代理商： | SH7145 |
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Rev. 2.0, 09/02, page 424 of 732
Bit
Bit
Name
Initial
Value
R/W
Description
3
ACKE
0
R/W
Enables/disables the acknowledge bit
This bit determines, for the I
acknowledge bits returned from the receive device and thus
obtain continuous transfer or to perform error processing by
halting the transfer when the acknowledge bit is 1. When the
ACKE bit is 0, the value of the acknowledge bits that are
received do not affect the ACKB bit; the value in the ACKB bit
remains at 0.
The acknowledge bit is used in two different ways, depending
on the situation. One case is that the acknowledge bit is used
as a kind of flag to indicate whether or not processing for the
reception of data has been completed.
The other case is that acknowledge bit is fixed to 1.
0: The value of the acknowledge bit is ignored to allow the
continuous transfer of data.
1: Continuous data transfer is halted.
2
C bus format, whether to ignore the
2
BBSY
0
R/W
Bus busy
The BBSY flag may be read to confirm whether or not the I
bus (SCL, SDA) has been released. In master mode, this bit is
used to set the start and stop conditions. When SDA changes
from high to low while SCL is high, the system regards the start
condition as having been set, and the BBSY flag is set to 1.
When SDA changes from low to high while SCL is high, the
system regards the stop condition as having been issued, and
the BBSY flag is cleared to 0.
When issuing the start condition, write 1 to BBSY and 0 to SCP.
When re-transmitting the start condition, follow the same
procedure. The stop condition is issued by writing 0 to BBSY
and SCP. Use the MOV instruction for these write operations.
Writing to the BBSY flag is disabled in slave mode. The I
interface must be set to master-transmission mode before the
start condition is issued. Before writing 1 to BBSY and 0 to
SCP, set MST and TRS to 1.
0: Bus-released state
[Clearing condition]
2
C
2
C bus
Detection of the stop condition
1: Bus-occupied state
[Setting condition]
Detection of the start condition
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SH7145F-ZTAT | Hitachi SuperH RISC engine |
| SH7290E10A | SH7290 E10A Emulator |
| SH7604 | Hardware Manual |
| SH7615 | CMOS single-chip microcontroller |
| SH7706 | Renesas 32-Bit RISC Microcomputer Super RISC engine Family/SH7700 Series |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SH7145F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH716A | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716AMV | 制造商:Thomas & Betts 功能描述:A16 SINGLE LOCK SYS 1XPG21-3/4 |
| SH716-H | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716HMV | 制造商:Thomas & Betts 功能描述:B16 SINGLE LOCK SYS 1XPG29-1 |
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