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參數(shù)資料
| 型號： | SH7145 |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 15/773頁 |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7145 |
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Rev. 2.0, 09/02, page xiii of xxxviii
9.7
Waits between Access Cycles...........................................................................................142
9.7.1
Prevention of Data Bus Conflicts.........................................................................142
9.7.2
Simplification of Bus Cycle Start Detection........................................................143
Bus Arbitration..................................................................................................................144
Memory Connection Example ..........................................................................................145
Access to On-chip Peripheral I/O Registers......................................................................148
Cycles of No-Bus Mastership Release..............................................................................148
CPU Operation When Program Is Located in External Memory......................................148
9.8
9.9
9.10
9.11
9.12
Section 10 Direct Memory Access Controller (DMAC) .................................. 149
10.1
Features.............................................................................................................................149
10.2
Input/Output Pins..............................................................................................................151
10.3
Register Descriptions........................................................................................................151
10.3.1 DMA Source Address Registers_0 to 3 (SAR_0 to SAR_3)...............................152
10.3.2 DMA Destination Address Registers_0 to 3 (DAR_0 to DAR_3).......................152
10.3.3 DMA Transfer Count Registers_0 to 3 (DMATCR_0 to DMATCR_3)..............153
10.3.4 DMA Channel Control Registers_0 to 3 (CHCR_0 to CHCR_3)........................153
10.3.5 DMAC Operation Register (DMAOR)................................................................159
10.4
Operation...........................................................................................................................161
10.4.1 DMA Transfer Flow ............................................................................................161
10.4.2 DMA Transfer Requests ......................................................................................163
10.4.3 Channel Priority...................................................................................................165
10.4.4 DMA Transfer Types...........................................................................................168
10.4.5 Number of Bus Cycle States and
DREQ
Pin Sample Timing..............................177
10.4.6 Source Address Reload Function.........................................................................182
10.4.7 DMA Transfer Ending Conditions.......................................................................184
10.4.8 DMAC Access from CPU....................................................................................185
10.5
Examples of Use...............................................................................................................185
10.5.1 Example of DMA Transfer between On-Chip SCI and External Memory..........185
10.5.2 Example of DMA Transfer between External RAM and External Device
with DACK..........................................................................................................186
10.5.3 Example of DMA Transfer between A/D Converter and On-chip Memory
(Address Reload On)............................................................................................186
10.5.4 Example of DMA Transfer between External Memory and SCI1 Transmit Side
(Indirect Address On)...........................................................................................188
10.6
Cautions on Use................................................................................................................190
Section 11 Multi-Function Timer Pulse Unit (MTU)....................................... 191
11.1
Features.............................................................................................................................191
11.2
Input/Output Pins..............................................................................................................195
11.3
Register Descriptions........................................................................................................196
11.3.1 Timer Control Register (TCR).............................................................................198
11.3.2 Timer Mode Register (TMDR)............................................................................202
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
| SH7145F-ZTAT | 制造商:RENESAS 制造商全稱:Renesas Technology Corp 功能描述:Hitachi SuperH RISC engine |
| SH716A | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716AMV | 制造商:Thomas & Betts 功能描述:A16 SINGLE LOCK SYS 1XPG21-3/4 |
| SH716-H | 制造商:Thomas & Betts 功能描述:HOOD,SIDE ENTRY |
| SH716HMV | 制造商:Thomas & Betts 功能描述:B16 SINGLE LOCK SYS 1XPG29-1 |
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