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參數(shù)資料
| 型號(hào)： | SH7144F-ZTAT |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁(yè)數(shù)： | 500/773頁(yè) |
| 文件大小： | 4187K |
| 代理商： | SH7144F-ZTAT |
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Rev. 2.0, 09/02, page 460 of 732
9. Points for Caution in the Execution of the Instruction that Sets the I
Condition
If the rise time in the 9
capacitance, or if a slave device inserts a wait by setting the level on SCL low, read SCL in the
following way to confirm that the level is low, and then execute the instruction that sets the
stop condition.
2
C Bus Interface Stop
th
cycle of SCL exceeds the specified value due to a high bus-load
SDA
IRIC
SCL
VIH
9
th
cycle
Period for securing
the high-level period
SCL is detected as low
since this waveform takes
a long time to rise.
Stop condition
[1] Decision on whether
or not SCL is low
[2] Execution of the instruction
that sets the Stop Condition
Figure 14.20 Timing for the Setting of the Stop Condition
10.Set the HNDS bit in serial control register X (SCRX) to 1.
11.In slave transmit operation of the I
is read from or written to at the moment address reception is switched to data transmission,
erroneous data may be transmitted.
In normal transmit operation, when a first frame is received and the received address matches,
the TRS bit is automatically set to 1 and transmit mode is entered if the R/W bit of the 8th
clock cycle is 1. The SCL pin is then fixed to low from the fall of the 9th clock of the first
frame until the transmit data is written to the ICDR register.
However, when ICDR is read from or ICCR is read from or written to within 6 peripheral
clock cycles (half-tone dot-meshing area in figure 14.21) after the rising edge of the 9th
transmit/receive clock for address reception of the first frame, the SCL pin is not fixed low
after the fall of the 9th clock for the first frame. The master device starts sending clock signals
before the slave device has written transmit data to ICDR. As a result, data in the ICDR shift
register is output to the SDA pin, and erroneous data is transmitted to the master device.
2
C bus interface module, when ICDR is read from or ICCR
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