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參數(shù)資料
| 型號(hào)： | SH7144F-ZTAT |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁(yè)數(shù)： | 494/773頁(yè) |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7144F-ZTAT |
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Rev. 2.0, 09/02, page 454 of 732
Table 14.9 I
2
C Bus Timing (output of SCL and SDA)
Item
Symbol
Output Timing
Unit
Remarks
SCL-output cycle time
t
SCLO
t
SCLHO
t
SCLLO
t
BUFO
t
STAHO
t
STASO
28 t
pcyc
to 256 t
pcyc
0.5 t
SCLO
0.5 t
SCLO
0.5 t
SCLO
1 t
pcyc
0.5 t
SCLO
1 t
pcyc
1 t
SCLO
ns
SCL-output high-pulse width
ns
SCL-output low-pulse width
ns
SDA-output bus-free time
ns
Start-condition-output hold time
ns
Output setup time for re-transmission of
start condition
ns
Setup time for output of the stop condition
t
STOSO
t
SDASO
0.5 t
SCLO
+2 t
pcyc
1 t
SCLLO
3 t
pcyc
1 t
SCLL
3 t
pcyc
3 t
pcyc
ns
Setup time for the output of data (master)
ns
Setup time for the output of data (slave)
ns
Data-output hold time
t
SDAHO
ns
4. The SCL and SDA inputs are sampled in synchronization with P
φ
. Therefore, the AC timing
depends on the period of P
φ
cycle t
pcyc
. When the P
φ
frequency does not reach 5 MHz, the AC
timing specifications of the I
5. The SCL rising time t
Sr
is defined as being within 1,000 ns (300 ns in the high-speed mode).
The I
in a bit-by-bit basis. When the rise time t
Sr
(the time required to reach V
IH
from an initially low
level) of SCL exceeds the time determined by the input clock of the I
level period of SCL is extended. The time SCL takes to rise is determined by the pull-up
resistance and the load capacitance. Therefore, to operate at the specified transfer rate, set the
pull-up resistance and load capacitance so that each time is within the corresponding value
given in table 14.10.
2
C bus interface are not satisfied.
2
C bus interface monitors SCL in the master mode, and communication is synchronized
2
C bus interface, the high-
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