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參數(shù)資料
| 型號： | SH7144F-ZTAT |
| 廠商： | Renesas Technology Corp. |
| 英文描述： | Hitachi SuperH RISC engine |
| 中文描述： | 日立的SuperH RISC引擎 |
| 文件頁數(shù)： | 162/773頁 |
| 文件大?。?/td> | 4187K |
| 代理商： | SH7144F-ZTAT |
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Rev. 2.0, 09/02, page 122 of 732
Table 8.6 State Counts Needed for Execution State
Access Objective
On-chip
RAM
On-chip
ROM
Internal I/O
Register
External Device
Bus width
32
32
8 or 16
8
16
32
Access state
1
1
2
*
1
3
*
2
2
2
2
Vector read
S
I
S
J
—
1
—
—
4
2
2
Register information
read/write
1
1
—
—
8
4
2
Byte data read
S
K
S
K
S
K
S
L
S
L
S
L
S
M
1
1
2
3
2
2
2
Word data read
1
1
2
3
4
2
2
Long word data read
1
1
4
6
8
4
2
Byte data write
1
1
2
3
2
2
2
Word data write
1
1
2
3
4
2
2
Longword data write
1
1
4
6
8
4
2
Execution
state
Internal operation
1
Notes: 1. Two state access module : port, INT, CMT, SCI, etc.
2. Three state access module : WDT, UBC, etc.
The execution state count is calculated using the following formula.
Σ
indicates the number of
transfers by one activating source (count + 1 when CHNE bit is set to 1).
Execution state count = I · S
I
+
Σ
(J · S
J
+ K · S
K
+ L · S
L
) + M · S
M
8.4
Procedures for Using DTC
8.4.1
Activation by Interrupt
The procedure for using the DTC with interrupt activation is as follows:
1. Set the DTMR, DTCRA, DTSAR, DTDAR, DTCRB, and DTIAR register information in
memory space.
2. Specify the register information start address with DTBR and the DTC vector table.
3. Set the corresponding DTER bit to 1.
4. The DTC is activated when an interrupt source occurs.
5. When interrupt requests are not made to the CPU, the interrupt source is cleared, but the DTER
is not. When interrupts are requested, the interrupt source is not cleared, but the DTER is.
6. Interrupt sources are cleared within the CPU interrupt routine. When doing continuous DTC
data transfers, set the DTER to 1.
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