參數(shù)資料
型號(hào)： EP1S10F484C7
廠商： Altera
文件頁數(shù)： 187/864頁
文件大?。?/td> 0K
描述： IC STRATIX FPGA 10K LE 484-FBGA
產(chǎn)品培訓(xùn)模塊： Three Reasons to Use FPGA's in Industrial Designs
產(chǎn)品變化通告： Package Height Change 03/March/2008
標(biāo)準(zhǔn)包裝： 20
系列： Stratix®
LAB/CLB數(shù)： 1057
邏輯元件/單元數(shù)： 10570
RAM 位總計(jì)： 920448
輸入/輸出數(shù)： 335
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-BBGA
供應(yīng)商設(shè)備封裝： 484-FBGA（23x23）
其它名稱： 544-1100
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Altera Corporation
4–87
January 2006
Stratix Device Handbook, Volume 1
DC & Switching Characteristics
High-Speed I/O
Specification
Table 4–124 provides high-speed timing specifications definitions.
Table 4–124. High-Speed Timing Specifications & Terminology
High-Speed Timing Specification
Terminology
tC
High-speed receiver/transmitter input and output clock period.
fHSCLK
High-speed receiver/transmitter input and output clock frequency.
tRISE
Low-to-high transmission time.
tFALL
High-to-low transmission time.
Timing unit interval (TUI)
The timing budget allowed for skew, propagation delays, and data
sampling window. (TUI = 1/(Receiver Input Clock Frequency
×
Multiplication Factor) = tC/w).
fHSDR
Maximum LVDS data transfer rate (fHSDR = 1/TUI).
Channel-to-channel skew (TCCS)
The timing difference between the fastest and slowest output edges,
including tCO variation and clock skew. The clock is included in the TCCS
measurement.
Sampling window (SW)
The period of time during which the data must be valid to be captured
correctly. The setup and hold times determine the ideal strobe position
within the sampling window.
SW = tSW (max) – tSW (min).
Input jitter (peak-to-peak)
Peak-to-peak input jitter on high-speed PLLs.
Output jitter (peak-to-peak)
Peak-to-peak output jitter on high-speed PLLs.
tDUTY
Duty cycle on high-speed transmitter output clock.
tLOCK
Lock time for high-speed transmitter and receiver PLLs.
J
Deserialization factor (width of internal data bus).
W
PLL multiplication factor.
相關(guān)PDF資料
PDF描述
DS1775R6/T&R IC THERMOM/STAT DIG 110 SOT-23-5
LP2980AITP-3.3/NOPB IC REG LDO 3.3V 50MA 5USMD
ECC05DJWB CONN EDGECARD 10PS .100 PRESSFIT
EP1S10F780C7N IC STRATIX FPGA 10K LE 780-FBGA
DS1775R1/T&R IC THERMOM/STAT DIG 001 SOT-23-5
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
EP1S10F484C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F484I6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 335 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F672C6 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 345 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
EP1S10F672C6N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Stratix I 1057 LABs 345 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內(nèi)嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FBGA-256
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