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參數(shù)資料
| 型號： | PIC16F1509-I/ML |
| 廠商： | Microchip Technology |
| 文件頁數(shù)： | 26/123頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 14KB FLASH 20-QFN |
| 標準包裝： | 91 |
| 系列： | PIC® XLP™ 16F |
| 核心處理器： | PIC |
| 芯體尺寸： | 8-位 |
| 速度： | 20MHz |
| 連通性： | I²C，LIN，SPI，UART/USART |
| 外圍設備： | 欠壓檢測/復位，POR，PWM，WDT |
| 輸入/輸出數(shù)： | 17 |
| 程序存儲器容量： | 14KB（8K x 14） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 512 x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.3 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 12x10b，D/A 1x5b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 20-VFQFN 裸露焊盤 |
| 包裝： | 管件 |
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2008 Microchip Technology Inc.
DS39631E-page 119
PIC18F2420/2520/4420/4520
TABLE 10-9:
PORTE I/O SUMMARY
TABLE 10-10: SUMMARY OF REGISTERS ASSOCIATED WITH PORTE
Pin
Function
TRIS
Setting
I/O
Type
Description
RE0/RD/AN5
RE0
0
O
DIG
LATE<0> data output; not affected by analog input.
1
I
ST
PORTE<0> data input; disabled when analog input enabled.
RD
1
I
TTL
PSP read enable input (PSP enabled).
AN5
1
I
ANA
A/D input channel 5; default input configuration on POR.
RE1/WR/AN6
RE1
0
O
DIG
LATE<1> data output; not affected by analog input.
1
I
ST
PORTE<1> data input; disabled when analog input enabled.
WR
1
I
TTL
PSP write enable input (PSP enabled).
AN6
1
I
ANA
A/D input channel 6; default input configuration on POR.
RE2/CS/AN7
RE2
0
O
DIG
LATE<2> data output; not affected by analog input.
1
I
ST
PORTE<2> data input; disabled when analog input enabled.
CS
1
I
TTL
PSP write enable input (PSP enabled).
AN7
1
I
ANA
A/D input channel 7; default input configuration on POR.
MCLR/VPP/RE3(1)
MCLR
—
I
ST
External Master Clear input; enabled when MCLRE Configuration bit is
set.
VPP
—
I
ANA
High-voltage detection; used for ICSP mode entry detection. Always
available regardless of pin mode.
RE3
—(2)
I
ST
PORTE<3> data input; enabled when MCLRE Configuration bit is
clear.
Legend:
DIG = Digital level output; TTL = TTL input buffer; ST = Schmitt Trigger input buffer; ANA = Analog level input/output;
x
= Don’t care (TRIS bit does not affect port direction or is overridden for this option).
Note
1:
RE3 is available on both 28-pin and 40/44-pin devices. All other PORTE pins are only implemented on 40/44-pin
devices.
2:
RE3 does not have a corresponding TRIS bit to control data direction.
Name
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reset
Values
on page
PORTE
—
—RE3(1,2)
RE2
RE1
RE0
LATE(2)
—
LATE Data Latch Register
TRISE
IBF
OBF
IBOV
PSPMODE
—
TRISE2
TRISE1
TRISE0
ADCON1
—
VCFG1
VCFG0
PCFG3
PCFG2
PCFG1
PCFG0
Legend:
— = unimplemented, read as ‘0’. Shaded cells are not used by PORTE.
Note 1:
Implemented only when Master Clear functionality is disabled (MCLRE Configuration bit = 0).
2:
RE3 is the only PORTE bit implemented on both 28-pin and 40/44-pin devices. All other bits are
implemented only when PORTE is implemented (i.e., 40/44-pin devices).
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