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參數(shù)資料
| 型號： | MT58V1MV18DT-10 |
| 廠商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分類： | SRAM |
| 英文描述： | 1M X 18 CACHE SRAM, 5 ns, PQFP100 |
| 封裝： | PLASTIC, TQFP-100 |
| 文件頁數(shù)： | 19/34頁 |
| 文件大?。?/td> | 521K |
| 代理商： | MT58V1MV18DT-10 |
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18Mb: 1 MEG x 18, 512K x 32/36
PIPELINED, DCD SYNCBURST SRAM
18Mb: 1 Meg x 18, 512K x 32/36, Pipelined, DCD SyncBurst SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT58L1MY18D_16_D.fm – Rev. D, Pub 2/03
26
2003 Micron Technology, Inc.
Figure 17:
TAP Timing
NOTE:
1. tCS and tCH refer to the setup and hold time requirements of latching data from the boundary scan register.
t
TLTH
Test Clock
(TCK)
123456
Test Mode Select
(TMS)
tTHTL
Test Data-Out
(TDO)
tTHTH
Test Data-In
(TDI)
tTHMX
tMVTH
tTHDX
tDVTH
tTLOX
tTLOV
DON’T CARE
UNDEFINED
Table 19:
TAP AC Electrical Characteristics
Notes 1, 2; 0C
TA +70C; VDD = 3.3V ±0.165V or 2.5V ±0.125V
DESCRIPTION
SYMBOL
MIN
MAX
UNITS
Clock
Clock cycle time
tTHTH
100
ns
Clock frequency
fTF
10
MHz
Clock HIGH time
tTHTL
40
ns
Clock LOW time
tTLTH
40
ns
Output Times
TCK LOW to TDO unknown
tTLOX
0ns
TCK LOW to TDO valid
tTLOV
20
ns
TDI valid to TCK HIGH
tDVTH
10
ns
TCK HIGH to TDI invalid
tTHDX
10
ns
Setup Times
TMS setup
tMVTH
10
ns
Capture setup
tCS
10
ns
Hold Times
TMS hold
tTHMX
10
ns
Capture hold
tCH
10
ns
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