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參數(shù)資料
| 型號： | MT48LC4M32LFB5-10ES:G |
| 元件分類： | DRAM |
| 英文描述： | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| 封裝： | 8 X 13 MM, LEAD FREE, VFBGA-90 |
| 文件頁數(shù)： | 44/69頁 |
| 文件大?。?/td> | 6213K |
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128Mb: x16, x32
MOBILE SDRAM
09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. G (DRAFT) 7/04 EN
49
2001 Micron Technology, Inc. All rights reserved.
Figure 36: Power-down Mode
NOTE:
1. Violating refresh requirements during power-down may result in a loss of data.
tCH
tCL
tCK
Two clock cycles
CKE1
CLK
DQ
All banks idle, enter
power-down mode
Precharge all
active banks
Input buffers gated off while in
power-down mode
Exit power-down mode
(
)
(
)
(
)
(
)
DON’T CARE
tCKS
COMMAND
tCMH
tCMS
PRECHARGE
NOP
ACTIVE
NOP
(
)
(
)
(
)
(
)
All banks idle
BA0, BA1
BANK
BANK(S)
(
)
(
)
(
)
(
)
High-Z
tAH
tAS
tCKH
tCKS
DQML, DQMU
(
)
(
)
(
)
(
)
(
)
(
)
(
)
(
)
A0-A9, A11
ROW
(
)
(
)
(
)
(
)
ALL BANKS
SINGLE BANK
A10
ROW
(
)
(
)
(
)
(
)
T0
T1
T2
Tn + 1
Tn + 2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48LC8M8A2TG-8EL:GIT | 8M X 8 SYNCHRONOUS DRAM, 6 ns, PDSO54 |
| MT4JSF6464HIY-80BXX | 64M X 64 DDR DRAM MODULE, ZMA204 |
| MT4JSF6464HY-1G4XX | 64M X 64 DDR DRAM MODULE, ZMA204 |
| MT4LC16M4A7DJ-6S | 16M X 4 FAST PAGE DRAM, 60 ns, PDSO32 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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