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參數(shù)資料
| 型號： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數(shù)： | 89/129頁 |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 29: Nominal Slew Rate for tDH
Hold slew rate
falling signal
Hold slew rate
rising signal
VREF(DC) - VIL(DC)max
Δ
TR
=
VIH(DC)min - VREF(DC)
Δ
TF
=
Δ
TR
Δ
TF
Nominal
slew rate
DC to VREF
region
tIH
tIS
VSS
DQS#1
DQS1
VDDQ
VIH(DC)min
VREF(DC)
VIL(AC)max
VIL(DC)max
VIH(AC)min
DC to VREF
region
Nominal
slew rate
tIH
Note: 1. DQS, DQS# signals must be monotonic between VIL(DC)max and VIH(DC)min.
Figure 30: Tangent Line for tDH
Tangent
line
DC to VREF
region
tIH
tIS
VSS
VDDQ
VIH(DC)min
VREF(DC)
VIL(AC)max
VIL(DC)max
VIH(AC)min
DC to VREF
region
Tangent
line
tIH
DQS1
DQS#1
Hold slew rate
falling signal
Δ
TF
Δ
TR
Tangent line (VIH[DC]min - VREF[DC])
Δ
TF
=
Nominal
line
Hold slew rate
rising signal
Tangent line (VREF[DC] - VIL[DC]max)
Δ
TR
=
Nominal
line
Note: 1. DQS, DQS# signals must be monotonic between VIL(DC)max and VIH(DC)min.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
Input Slew Rate Derating
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
62
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相關PDF資料 |
PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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