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參數(shù)資料
| 型號： | MT47H64M16HR-3IT |
| 元件分類： | DRAM |
| 英文描述： | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| 封裝： | 8 X 12.50 MM, ROHS COMPLIANT, FBGA-84 |
| 文件頁數(shù)： | 126/129頁 |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H64M16HR-3IT |
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Figure 53: Bank Read – with Auto Precharge
4-bit
prefetch
CK
CK#
CKE
A10
Bank address
tCK
tCH
tCL
RA
tRCD
tRAS
tRC
tRP
CL = 3
DM
T0
T1
T2
T3
T4
T5
T7n
T8n
T6
T7
T8
DQ6
DQS, DQS#
Case 1: tAC (MIN) and tDQSCK (MIN)
Case 2: tAC (MAX) and tDQSCK (MAX)
DQ6
DQS, DQS#
tRPRE
tRPST
tDQSCK (MIN)
tDQSCK (MAX)
tLZ (MIN)
tLZ (MAX)
tAC (MIN)
tLZ (MIN)
tHZ (MAX)
tAC (MAX)
tLZ (MAX)
DO
n
NOP1
Command1
ACT
RA
Col n
Bank x
RA
Bank x
ACT
Bank x
NOP1
tHZ (MIN)
Don’t Care
Transitioning Data
READ2,3
Address
AL = 1
tRTP
Internal
precharge
4
5
DO
n
Notes: 1. NOP commands are shown for ease of illustration; other commands may be valid at
these times.
2. BL = 4, RL = 4 (AL = 1, CL = 3) in the case shown.
3. The DDR2 SDRAM internally delays auto precharge until both tRAS (MIN) and tRTP (MIN)
have been satisfied.
4. Enable auto precharge.
5. I/O balls, when entering or exiting High-Z, are not referenced to a specific voltage level,
but to when the device begins to drive or no longer drives, respectively.
6. DO n = data-out from column n; subsequent elements are applied in the programmed
order.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
READ
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
96
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相關PDF資料 |
PDF描述 |
|---|---|
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
| MT48V4M32TG-8XT | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H64M16HR-3L | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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