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參數(shù)資料
| 型號： | MT47H128M8HQ-3AT |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 49/129頁 |
| 文件大小： | 9252K |
| 代理商： | MT47H128M8HQ-3AT |
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Table 10: DDR2 IDD Specifications and Conditions (Die Revision G)
Notes: 1–7 apply to the entire table
Parameter/Condition
Symbol
Configuration
VDD
-25E/-25
-3E/-3
-37E
Units
Operating one bank active-
precharge current: tCK = tCK (IDD), tRC
= tRC (IDD), tRAS = tRAS MIN (IDD); CKE is
HIGH, CS# is HIGH between valid com-
mands; Address bus inputs are switch-
ing; Data bus inputs are switching
IDD0
x4, x8
1.9
90
85
70
mA
1.6
70
65
60
x16
1.9
150
135
110
1.6
120
105
95
Operating one bank active-read-pre-
charge current: IOUT = 0mA; BL = 4, CL
= CL (IDD), AL = 0; tCK = tCK (IDD), tRC =
tRC (IDD), tRAS = tRAS MIN (IDD), tRCD =
tRCD (IDD); CKE is HIGH, CS# is HIGH be-
tween valid commands; Address bus in-
puts are switching; Data pattern is same
as IDD4W
IDD1
x4, x8
1.9
110
100
95
mA
1.6
80
75
70
x16
1.9
175
130
120
1.6
130
100
90
Precharge power-down current: All
banks idle; tCK = tCK (IDD); CKE is LOW;
Other control and address bus inputs
are stable; Data bus inputs are floating
IDD2P
x4, x8, x16
1.9
7
mA
1.6
7
Precharge quiet standby
current: All banks idle; tCK = tCK (IDD);
CKE is HIGH, CS# is HIGH; Other control
and address bus inputs are stable; Data
bus inputs are floating
IDD2Q
x4, x8
1.9
50
40
mA
1.6
30
25
x16
1.9
75
65
45
1.6
45
40
30
Precharge standby current: All banks
idle; tCK = tCK (IDD); CKE is HIGH, CS# is
HIGH; Other control and address bus in-
puts are switching; Data bus inputs are
switching
IDD2N
x4, x8
1.9
50
40
mA
1.6
35
30
x16
1.9
80
70
50
1.6
55
50
40
Active power-down current: All
banks open; tCK = tCK (IDD); CKE is LOW;
Other control and address bus inputs
are stable; Data bus inputs are floating
IDD3Pf
Fast exit
MR12 = 0
1.9
40
30
mA
1.6
20
18
IDD3Ps
Slow exit
MR12 = 1
1.9
10
1.6
7
Active standby current: All banks
open; tCK = tCK (IDD), tRAS = tRAS MAX
(IDD), tRP = tRP (IDD); CKE is HIGH, CS# is
HIGH between valid commands; Other
control and address bus inputs are
switching; Data bus inputs are switching
IDD3N
x4, x8
1.9
60
55
45
mA
1.6
40
35
30
x16
1.9
85
75
60
1.6
60
55
40
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
Electrical Specifications – IDD Parameters
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
26
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相關PDF資料 |
PDF描述 |
|---|---|
| MT47H64M16HR-3IT | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-3EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EIT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EL | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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