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參數(shù)資料
| 型號(hào)： | MT47H128M8HQ-3AT |
| 元件分類(lèi)： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁(yè)數(shù)： | 4/129頁(yè) |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H128M8HQ-3AT |
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Figure 57: Write Burst
DQS, DQS#
tDQSS (MAX)
tDQSS (NOM)
tDQSS (MIN)
DM
DQ
CK
CK#
Command
WRITE
NOP
Address
Bank a,
Col b
NOP
T0
T1
T2
T3
T2n
T4
T3n
DQS, DQS#
5
DM
DQ
DQS, DQS#
DM
DQ
DI
b
DI
b
DI
b
Don’t Care
Transitioning Data
tDQSS5
WL ± tDQSS
WL - tDQSS
tDQSS5
WL + tDQSS
Notes: 1. Subsequent rising DQS signals must align to the clock within tDQSS.
2. DI b = data-in for column b.
3. Three subsequent elements of data-in are applied in the programmed order following
DI b.
4. Shown with BL = 4, AL = 0, CL = 3; thus, WL = 2.
5. A10 is LOW with the WRITE command (auto precharge is disabled).
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
WRITE
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
101
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT47H64M16HR-3IT | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| MT47H128M8HQ-3EIT | 制造商:MICRON 制造商全稱(chēng):Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EL | 制造商:MICRON 制造商全稱(chēng):Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3IT | 制造商:MICRON 制造商全稱(chēng):Micron Technology 功能描述:DDR2 SDRAM |
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