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參數(shù)資料
| 型號： | MT47H128M8HQ-3AT |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 30/129頁 |
| 文件大?。?/td> | 9252K |
| 代理商： | MT47H128M8HQ-3AT |
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MRS Command to ODT Update Delay
During normal operation, the value of the effective termination resistance can be
changed with an EMRS set command. tMOD (MAX) updates the RTT setting.
Figure 81: Timing for MRS Command to ODT Update Delay
CK#
CK
ODT2
Internal
RTT setting
EMRS1
NOP
Command
tMOD
Old setting
Undefined
New setting
0ns
2
tIS
tAOFD
Indicates a break in
time scale
T0
Ta0
Ta1
Ta2
Ta3
Ta4
Ta5
Notes: 1. The LM command is directed to the mode register, which updates the information in
EMR (A6, A2), that is, RTT (nominal).
2. To prevent any impedance glitch on the channel, the following conditions must be met:
tAOFD must be met before issuing the LM command; ODT must remain LOW for the
entire duration of the tMOD window until tMOD is met.
Figure 82: ODT Timing for Active or Fast-Exit Power-Down Mode
T1
T0
T2
T3
T4
T5
T6
Valid
CK#
CK
ODT
RTT
tAOF (MAX)
tAON (MIN)
tAOND
Address
tAOFD
tAON (MAX)
tAOF (MIN)
Valid
Command
tCH
tCL
Don’t Care
RTT Unknown
RTT On
tCK
CKE
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
ODT Timing
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
125
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相關PDF資料 |
PDF描述 |
|---|---|
| MT47H64M16HR-3IT | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-3EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EIT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EL | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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