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參數(shù)資料
| 型號： | MT47H128M8HQ-3AT |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, ROHS COMPLIANT, FBGA-60 |
| 文件頁數(shù)： | 23/129頁 |
| 文件大小： | 9252K |
| 代理商： | MT47H128M8HQ-3AT |
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Figure 76: PRECHARGE Command-to-Power-Down Entry
CK
CK#
Command
Don’t Care
T0
T1
Valid
PRE
T2
NOP
T3
tCKE (MIN)
CKE
Power-down1
entry
1 x tCK
Address
A10
Valid
All banks
vs
Single bank
Note: 1. The earliest precharge power-down entry may occur is at T2, which is 1 × tCK after the
PRECHARGE command. Precharge power-down entry occurs prior to tRP (MIN) being sat-
isfied.
Figure 77: LOAD MODE Command-to-Power-Down Entry
CK
CK#
Command
Don’t Care
T0
T1
Valid
LM
T2
NOP
T3
T4
tCKE (MIN)
CKE
Power-down3
entry
tMRD
Address
Valid1
tRP2
NOP
Notes: 1. Valid address for LM command includes MR, EMR, EMR(2), and EMR(3) registers.
2. All banks must be in the precharged state and tRP met prior to issuing LM command.
3. The earliest precharge power-down entry is at T3, which is after tMRD is satisfied.
1Gb: x4, x8, x16 1.55V DDR2 SDRAM
Power-Down Mode
PDF: 09005aef82b91d01
1GbDDR2_1_55V.PDF Rev. A 5/09 EN
119
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相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT47H64M16HR-3IT | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
| MT48LC4M32LFB5-10ES:G | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PBGA90 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HQ-3EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EIT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3EL | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HQ-3IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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