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參數(shù)資料
| 型號： | MT46V64M4FG-75Z |
| 元件分類： | DRAM |
| 英文描述： | 64M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| 封裝： | 8 X 14 MM, PLASTIC, FBGA-60 |
| 文件頁數(shù)： | 68/83頁 |
| 文件大小： | 2343K |
| 代理商： | MT46V64M4FG-75Z |
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256Mb: x4, x8, x16
DDR SDRAM
09005aef8076894f
Micron Technology, Inc., reserves the right to change products or specifications without notice.
256MBDDRx4x8x16_2.fm - Rev. K 9/04 EN
70
2003 Micron Technology, Inc. All rights reserved.
Figure 42: Data Output Timing – tAC and tDQSCK
NOTE:
1. tDQSCK is the DQS output window relative to CK and is the “l(fā)ong-term” component of DQS skew.
2. DQ transitioning after DQS transition define tDQSQ window.
3. All DQ must transition by tDQSQ after DQS transitions, regardless of tAC.
4. tAC is the DQ output window relative to CK, and is the “l(fā)ong-term” component of DQ skew.
5. tLZ (MIN) and tAC (MIN) are the first valid signal transition.
6. tHZ (MAX),and tAC (MAX) are the latest valid signal transition.
7. READ command with CL = 2 issued at T0.
CK
CK#
DQS, or LDQS/UDQS2
T07
T1
T2
T3
T4
T5
T2n
T3n
T4n
T5n
T6
tRPST
tLZ (MIN)
tDQSCK1 (MAX)
tDQSCK1 (MIN)
tDQSCK1 (MAX)
tDQSCK1 (MIN)
tHZ(MAX)
tRPRE
DQ (Last data valid)
DQ (First data valid)
All DQ values, collectively3
tAC4 (MIN)
tAC4 (MAX)
tLZ (MIN)
tHZ (MAX)
T2
T2n
T3n
T4n
T5n
T2n
T3n
T4n
T5n
T3
T4
T5
T2
T3
T4
T5
T3
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT47H128M8HQ-3AT | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
| MT47H64M16HR-3IT | 64M X 16 DDR DRAM, 0.4 ns, PBGA84 |
| MT48H8M16LFB4-8IT:JTR | 8M X 16 SYNCHRONOUS DRAM, 6 ns, PBGA54 |
| MT48LC4M32TG-10 | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| MT48V8M16LFB4-8XT | 8M X 16 SYNCHRONOUS DRAM, 7 ns, PBGA54 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MT46V64M4FJ-6 | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DOUBLE DATA RATE DDR SDRAM |
| MT46V64M4FJ-6T | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DOUBLE DATA RATE DDR SDRAM |
| MT46V64M4FJ-75Z | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DOUBLE DATA RATE DDR SDRAM |
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