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參數(shù)資料
| 型號： | MT46V128M4P-75ZLIT:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| 封裝： | 0.400 INCH, LEAD FREE, PLASTIC, TSOP-66 |
| 文件頁數(shù)： | 28/94頁 |
| 文件大?。?/td> | 4179K |
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Micron Technology, Inc., reserves the right to change products or specifications without notice.
512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
34
2000–2005 Micron Technology, Inc. All rights reserved.
512Mb: x4, x8, x16 DDR SDRAM
Operations
Figure 19:
READ-to-PRECHARGE
Notes: 1. DO n = data-out from column n.
2. BL = 4, or an interrupted burst of 8.
3. Three subsequent elements of data-out appear in the programmed order following DO n.
4. Shown with nominal tAC, tDQSCK, and tDQSQ.
5. READ to PRECHARGE equals two clocks, which allows two data pairs of data-out.
6. A READ command with AUTO PRECHARGE enabled, provided tRAS(MIN) is met, would
cause a precharge to be performed at x number of clock cycles after the READ command,
where x = BL/2.
7. PRE = PRECHARGE command; ACT = ACTIVE command.
CK
CK#
COMMAND6
READ
NOP
PRE
NOP
ACT
ADDRESS
Bank a,
Col n
Bank a,
(a or all)
Bank a,
Row
READ
NOP
PRE
NOP
ACT
Bank a,
Col n
CL = 2
tRP
CK
CK#
COMMAND6
ADDRESS
DQ
DQS
CL = 2.5
DQ
DQS
DO
n
DO
n
T0
T1
T2
T3
T2n
T3n
T4
T5
T0
T1
T2
T3
T2n
T3n
T4
T5
Bank a,
(a or all)
Bank a,
Row
READ
NOP
PRE
NOP
ACT
Bank a,
Col n
tRP
CK
CK#
COMMAND6
ADDRESS
DQ
DQS
CL = 3
DO
n
T0
T1
T2
T3
T4n
T3n
T4
T5
Bank a,
(a or all)
Bank a,
Row
DON’T CARE
TRANSITIONING DATA
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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