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參數(shù)資料
| 型號(hào)： | MT46V128M4P-75L:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| 封裝： | 0.400 INCH, LEAD FREE, PLASTIC, TSOP-66 |
| 文件頁數(shù)： | 53/94頁 |
| 文件大?。?/td> | 4179K |
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Micron Technology, Inc., reserves the right to change products or specifications without notice.
512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
57
2000–2005 Micron Technology, Inc. All rights reserved.
512Mb: x4, x8, x16 DDR SDRAM
Electrical Specifications
Figure 34:
SSTL_2 Clock Input
Notes: 1. This provides a minimum of 1.15V to a maximum of 1.35V, and is always half of VDDQ.
2. CK and CK# must cross in this region.
3. CK and CK# must meet at least VID(DC) MIN when static and is centered around VMP(DC)
4. CK and CK# must have a minimum 700mv peak to peak swing.
5. CK or CK# may not be more positive than VDDQ + 0.3V or more negative than Vss - 0.3V.
6. For AC operation, all DC clock requirements must also be satisfied.
7. Numbers in diagram reflect nominal values non-DDR400 devices.
Table 16:
Clock Input Operating Conditions
0°C
≤ T
A ≤ +70°C; VDDQ = +2.5V ±0.2V, VDD = +2.5V ±0.2V (VDDQ = +2.6V ±0.1V, VDD = +2.6V ±0.1V for DDR400)
Parameter/Condition
Symbol
Min
Max
Units
Notes
Clock input mid-point voltage; CK and CK#
VMP(DC)
1.15
1.35
V
Clock input voltage level; CK and CK#
VIN(DC)
-0.3
VDDQ + 0.3
Clock input differential voltage; CK and CK#
VID(DC)
0.36
VDDQ + 0.6
Clock input differential voltage; CK and CK#
VID(AC)
0.7
VDDQ + 0.6
Clock input crossing point voltage; CK and CK#
VIX(AC)
0.5 × VDDQ - 0.2 0.5 × VDDQ + 0.2
CK
CK#
2.80V
Maximum clock level
5
Minimum clock level
5
- 0.30V
1.25V
1.45V
1.05V
VID(AC)
4
VID(DC)
3
X
VMP(DC)
1
VIX(AC)
2
X
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46V128M4P-75ZLIT:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| MT46V128M4TG-5B/D | 制造商:Samsung Semiconductor 功能描述: |
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