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參數(shù)資料
| 型號： | MT46V128M4FN-75E:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| 封裝： | 10 X 12.50 MM, FBGA-60 |
| 文件頁數(shù)： | 38/94頁 |
| 文件大?。?/td> | 4179K |
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512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
43
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512Mb: x4, x8, x16 DDR SDRAM
Operations
Figure 27:
WRITE-to-READ – Odd Number of Data, Interrupting
Notes: 1. DI b = data-in for column b, DO n = data-out for column n.
2. An interrupted burst of 4 is shown; one data element is written.
3. tWTR is referenced from the first positive CK edge after the last desired data-in pair (not
the last two data elements).
4. A10 is LOW with the WRITE command (auto precharge is disabled).
5. DQS is required at T1n, T2, and T2n (nominal case) to register DM.
6. If the burst of 8 was used, DM and DQS would be required at T3–T3n because the READ
command would not mask these data elements.
tDQSS (NOM)
CK
CK#
COMMAND
WRITE
NOP
ADDRESS
Bank a,
Col b
Bank a,
Col n
READ
T0
T1
T2
T3
T2n
T4
T5
T1n
T6
T6n
T5n
tWTR
CL = 2
DQ
DQS
DM
DI
b
DO
n
tDQSS (MIN)
CL = 2
DQ
DQS
DM
DI
b
DO
n
tDQSS (MAX)
CL = 2
DQ
DQS
DM
DI
b
DO
n
DON’T CARE
TRANSITIONING DATA
tDQSS
T3n
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46V128M4P-75L:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V128M4P-75ZLIT:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4TG-75E | 64M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4FG-75Z | 64M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| MT47H128M8HQ-3AT | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|
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