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參數(shù)資料
| 型號： | MT46V128M4FN-75E:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| 封裝： | 10 X 12.50 MM, FBGA-60 |
| 文件頁數(shù)： | 36/94頁 |
| 文件大?。?/td> | 4179K |
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Micron Technology, Inc., reserves the right to change products or specifications without notice.
512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
41
2000–2005 Micron Technology, Inc. All rights reserved.
512Mb: x4, x8, x16 DDR SDRAM
Operations
Figure 25:
WRITE-to-READ – Uninterrupting
Notes: 1. DI b = data-in for column b, DO n = data-out for column n.
2. Three subsequent elements of data-in are applied in the programmed order following
DI b.
3. An uninterrupted burst of 4 is shown.
4. tWTR is referenced from the first positive CK edge after the last data-in pair.
5. The READ and WRITE commands are to same device. However, the READ and WRITE com-
mands may be to different devices, in which case tWTR is not required and the READ com-
mand could be applied earlier.
6. A10 is LOW with the WRITE command (auto precharge is disabled).
tDQSS (NOM)
CK
CK#
COMMAND
WRITE
NOP
READ
NOP
ADDRESS
Bank a,
Col b
Bank a,
Col n
NOP
T0
T1
T2
T3
T2n
T4
T5
T1n
T6
T6n
tWTR
CL = 2
DQ
DQS
DM
DI
b
DO
n
tDQSS
tDQSS (MIN)
CL = 2
DQ
DQS
DM
DI
b
DO
n
tDQSS
tDQSS (MAX)
CL = 2
DQ
DQS
DM
DI
b
DO
n
tDQSS
DON’T CARE
TRANSITIONING DATA
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46V128M4P-75L:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V128M4P-75ZLIT:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4TG-75E | 64M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4FG-75Z | 64M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| MT47H128M8HQ-3AT | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|
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