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參數(shù)資料
| 型號： | MT46V128M4FN-75E:C |
| 元件分類： | DRAM |
| 英文描述： | 128M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| 封裝： | 10 X 12.50 MM, FBGA-60 |
| 文件頁數(shù)： | 22/94頁 |
| 文件大小： | 4179K |
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Micron Technology, Inc., reserves the right to change products or specifications without notice.
512MBDDRx4x8x16_2.fm - Rev. J 1/06 EN
29
2000–2005 Micron Technology, Inc. All rights reserved.
512Mb: x4, x8, x16 DDR SDRAM
Operations
Figure 14:
Consecutive READ Bursts
Notes: 1. DO n (or b) = data-out from column n (or column b).
2. BL = 4 or 8 (if 4, the bursts are concatenated; if 8, the second burst interrupts the first).
3. Three subsequent elements of data-out appear in the programmed order following DO n.
4. Three (or seven) subsequent elements of data-out appear in the programmed order fol-
lowing DO b.
5. Shown with nominal tAC, tDQSCK, and tDQSQ.
6. Example applies only when READ commands are issued to same device.
CK
CK#
COMMAND
READ
NOP
READ
NOP
ADDRESS
Bank,
Col n
Bank,
Col b
COMMAND
READ
NOP
READ
NOP
ADDRESS
Bank,
Col n
Bank,
Col b
CL = 2
CK
CK#
COMMAND
ADDRESS
DQ
DQS
CL = 2.5
DQ
DQS
DO
n
DO
b
DO
n
DO
b
T0
T1
T2
T3
T2n
T3n
T4
T5
T4n
T5n
T0
T1
T2
T3
T2n
T3n
T4
T5
T4n
T5n
DON’T CARE
TRANSITIONING DATA
COMMAND
READ
NOP
READ
NOP
ADDRESS
Bank,
Col n
Bank,
Col b
CK
CK#
COMMAND
ADDRESS
DQ
DQS
CL = 3
DO
n
DO
b
T0
T1
T2
T3
T3n
T4
T5
T4n
T5n
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MT46V128M4P-75L:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V128M4P-75ZLIT:C | 128M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4TG-75E | 64M X 4 DDR DRAM, 0.75 ns, PDSO66 |
| MT46V64M4FG-75Z | 64M X 4 DDR DRAM, 0.75 ns, PBGA60 |
| MT47H128M8HQ-3AT | 128M X 8 DDR DRAM, 0.4 ns, PBGA60 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|
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