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參數(shù)資料
| 型號： | MT46H128M32L2JV-54AT:A |
| 元件分類： | DRAM |
| 英文描述： | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
| 封裝： | 12 X 12 MM, GREEN, PLASTIC, VFBGA-168 |
| 文件頁數(shù)： | 87/106頁 |
| 文件大?。?/td> | 3431K |
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Data for any WRITE burst can be truncated by a subsequent PRECHARGE command, as
shown in Figure 51 (page 90) and Figure 52 (page 91). Note that only the data-in
pairs that are registered prior to the tWR period are written to the internal array, and
any subsequent data-in should be masked with DM, as shown in Figure 51 (page 90)
and Figure 52 (page 91). After the PRECHARGE command, a subsequent command to
the same bank cannot be issued until tRP is met.
Figure 41: Data Input Timing
tDQSS
tDQSH tWPST
tDH
tDS
tDQSL
tDSS3 tDSH2
tDSH2
tDSS3
CK
CK#
T01
T1
T1n
T2
T2n
T3
DIN
b
Don’t Care
Transitioning Data
tWPRE
tWPRES
DQS4
DQ
DM5
Notes: 1. WRITE command issued at T0.
2. tDSH (MIN) generally occurs during tDQSS (MIN).
3. tDSS (MIN) generally occurs during tDQSS (MAX).
4. For x16, LDQS controls the lower byte; UDQS controls the upper byte. For x32, DQS0 con-
trols DQ[7:0], DQS1 controls DQ[15:8], DQS2 controls DQ[23:16], and DQS3 controls
DQ[31:24].
5. For x16, LDM controls the lower byte; UDM controls the upper byte. For x32, DM0 con-
trols DQ[7:0], DM1 controls DQ[15:8], DM2 controls DQ[23:16], and DM3 controls
DQ[31:24].
2Gb: x16, x32 Mobile LPDDR SDRAM
WRITE Operation
PDF: 09005aef83a73286
2gb_ddr_mobile_sdram_t69m.pdf - Rev. M 11/10 EN
81
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相關PDF資料 |
PDF描述 |
|---|---|
| MT46H128M32L4CM-5AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA90 |
| MT46H128M32L4KQ-75:A | 128M X 32 DDR DRAM, 6 ns, PBGA168 |
| MT46H128M32L4MA-54:A | 128M X 32 DDR DRAM, 5 ns, PBGA168 |
| MT46H128M32LFCM-5AT:A | 128M X 32 DDR DRAM, 5 ns, PBGA90 |
| MT46H128M32LFCM-5IT:A | 128M X 32 DDR DRAM, 5 ns, PBGA90 |
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