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參數(shù)資料
| 型號： | MSM64164C-XXXTS-K |
| 廠商： | OKI ELECTRIC INDUSTRY CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 4-BIT, MROM, 0.4 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 12 X 12 MM, PLASTIC, TQFP-80 |
| 文件頁數(shù)： | 239/276頁 |
| 文件大?。?/td> | 1492K |
| 代理商： | MSM64164C-XXXTS-K |
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5-3
MSM64164C User's Manual
Chapter 5 Clock Generation Circuit (2CLK)
5
5.5 System Clock Switch Timing
When the CPUCLK bit of the frequency control register (FCON) is set to "1", the system clock
is switched from crystal oscillation output (32.768 kHz) to RC oscillation output (400 kHz) and
the internal logic power supply is switched from the VSSL level to the applied power supply
voltage level (VSS1 or VSS2) simultaneously. This switching is made in order to get a larger
high-speed margin by increasing the internal voltage.
It takes 1 ms or more until the internal logic power supply reaches the power supply level
(VSS). For high-speed clock operaiton, do programming according to the following procedure
using the backup control register described in Chapter 14 (refer to Figure 5-2).
(1) Set the bit 0 (BUPF) of the backup control register (BUPCON) to "1" before switching to
high-speed clock, and switch the internal logic voltage to the power supply voltage level
(VSS1 or VSS2).
(2) 1 ms or more later, set the CPUCLK bit of the frequency control register (FCON) to "1",
and switch the system clock from crystal oscillation output (32.768 kHz) to RC oscillation
output (400 kHz)
*Program example
SMBD
37H,0
; Set BUPF to "1"
[WAIT
1 ms]
; Wait 1 ms
SMBD
09H,0
; Set CPUCLK to "1".
(3) After switching the system clock to the high-speed clock mode, BUPF may be reset to "0"
at any timing. Take care of the status of BUPF when the system clock returns to the low-
speed clock mode. It is impossible to get a low current consumption without resetting
BUPF to "0".
Figure 5-2 shows the system clock switch timing and the internal logic power supply.
Figure 5-2 System Clock Switch Timing
CPUCLK
System clock
32.768 kHz
400 kHz
32.768 kHz
0 to 30
msec
VSS1 or VSS2
0.5 to 1 clock of 400 kHz
1.3 V (Typ.)
VDD
VSSL
Internal
logic
voltage
BUPF
(1)
(2)
(3)
1 ms min.
相關(guān)PDF資料 |
PDF描述 |
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