參數(shù)資料
型號： MPC5200CBV266
廠商： Freescale Semiconductor
文件頁數(shù)： 13/80頁
文件大小： 0K
描述： IC MPU 32BIT 266MHZ 272-PBGA
標準包裝： 40
系列： MPC52xx
核心處理器： 603e G2 LE
芯體尺寸： 32-位
速度： 266MHz
連通性： CAN，EBI/EMI，以太網(wǎng)，I²C，IrDA，J1850，SPI，UART/USART，USB
外圍設(shè)備： AC'97，DMA，I²S，POR，PWM，WDT
輸入/輸出數(shù)： 56
程序存儲器類型： 外部程序存儲器
RAM 容量： 16K x 8
電壓 - 電源 (Vcc/Vdd)： 1.42 V ~ 1.58 V
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 272-BBGA
包裝： 托盤
MPC5200 Data Sheet, Rev. 4
Electrical and Thermal Characteristics
Freescale Semiconductor
20
3.3.5
SDRAM
3.3.5.1
Memory Interface Timing-Standard SDRAM Read Command
Figure 5. Timing Diagram—Standard SDRAM Memory Read Timing
3.3.5.2
Memory Interface Timing-Standard SDRAM Write Command
In Standard SDRAM, all signals are activated on the Mem_clk from the Memory Controller and captured
on the Mem_clk clock at the memory device.
Table 18. Standard SDRAM Memory Read Timing
Sym
Description
Min
Max
Units
SpecID
tmem_clk MEM_CLK period
7.5
—
ns
A5.1
tvalid
Control Signals, Address and MBA Valid after
rising edge of MEM_CLK
—tmem_clk*0.5+0.4
ns
A5.2
thold
Control Signals, Address and MBA Hold after
rising edge of MEM_CLK
tmem_clk*0.5
—
ns
A5.3
DMvalid
DQM valid after rising edge of MEM_CLK
—
tmem_clk*0.25+0.4
ns
A5.4
DMhold
DQM hold after rising edge of MEM_CLK
tmem_clk*0.25-0.7
—
ns
A5.5
datasetup MDQ setup to rising edge of MEM_CLK
—
0.3
ns
A5.6
datahold MDQ hold after rising edge of MEM_CLK
0.2
—
ns
A5.7
MEM_CLK
Control Signals
MDQ (Data)
MA (Address)
NOTE: Control Signals are composed of RAS, CAS, MEM_WE, MEM_CS, MEM_CS1 and CLK_EN
Active
NOP
READ
NOP
thold
Row
Column
MBA (Bank Selects)
tvalid
thold
tvalid
thold
tvalid
DQM (Data Mask)
DMvalid
DMhold
NOP
datahold
datasetup
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PDF描述
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參數(shù)描述
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