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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 155/250頁 |
| 文件大小： | 645K |
| 代理商： | LPC47B34X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁當(dāng)前第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
155
REGISTER
OFFSET (hex)
6F
TYPE
R
HARD
RESET
-
VCC
POR
-
VTR
POR
-
VBAT POR
-
SOFT
RESET
-
REGISTER
Reserved – reads
return 0
GPIO_CNTRL_
INDEX
GPIO_CNTRL_
DATA
Reserved – reads
return 0
70
R/W
-
-
0x00
-
-
71
R/W
-
-
0x00
-
-
72-7F
R
-
-
-
-
-
Note 1: The WDT_CTRL register contains some bits that are read or write only.
Note 2: Bit 0 of the WDT_CTRL register is not cleared by HARD RESET.
Note 3: The Device Disable register is read-only when GP43 register bit[3:2]=01 and GP43 pin is
high.
Note 4: Bit 3 of the GP5 register is reset (cleared) on VCC POR and Hard Reset (and VTR POR).
Note 5: Bits[3:2] of the GP43 register are reset (cleared) on VTR POR, VCC POR and Hard Reset.
Note 6: The default of SMI_STS1 on VTR POR will be 0x22 if there is an intrusion event under VBAT
power only, 0x03 if there is a LOW_BAT event under VBAT power only or 0x23 if both events
occur or a VBAT POR occurs. Bit 0 will be set to ‘1’ on VCC POR if the battery voltage drops
below 2.4V under VTR power (VCC=0) or under battery power only. Bit 1 is set on VCC
POR, VTR POR, hard reset and soft reset since the parallel port interrupt defaults to ‘1’ when
the parallel port activate bit is cleared.
Note 7: The default of PME_STS9 on VTR POR will be 0x04 if there is an intrusion event under VBAT
power only, 0x08 if there is a LOW_BAT event under VBAT power only or 0x0C if both events
occur or a VBAT POR occurs. Bit 3 will be set to ‘1’ on VCC POR if the battery voltage drops
below 2.4V under VTR power (VCC=0) or under battery power only.
Note 8: Bits[7:5] of the GP2 register is read only.
Note 9: Bit 0 of the PME_STS8 register is set on VCC POR, VTR POR, hard reset and soft reset
since the parallel port interrupt defaults to ‘1’ when the parallel port activate bit is cleared.
Note 10:
Bit 1 of the Device Disable Register is reset on VCC POR, VTR POR and Hard
Reset.
Note 11:
The GPIO_CNTRL_INDEX and GPIO_CNTRL_DATA registers are used to access
the GP60-GP67, GP70-GP77 and GP80-GP86 registers. Refer to the following
section.
Note 12:
Bit 5 of GP3 is set to ‘1’ on VTR POR, VCC POR and Hard Reset.
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