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參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 140/250頁 |
| 文件大小： | 645K |
| 代理商： | LPC47B34X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁當前第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
140
TABLE 51 - GPIO Read/Write Behavior
GPIO INPUT PORT
LATCHED VALUE OF GPIO
PIN
NO EFFECT
HOST OPERATION
READ
GPIO OUTPUT PORT
LAST WRITE TO GPIO DATA
REGISTER
BIT PLACED IN GPIO DATA
REGISTER
WRITE
The LPC47B34x provides 42 GPIOs that can directly generate a PME. See the table in the next
section. The polarity bit in the GPIO control registers select the edge on these GPIO pins that will set
the associated status bit in the PME_STS2 – PME_STS9 registers. The default is the low-to-high
edge. If the corresponding enable bit in the PME_EN 2 – PME_EN9 registers and the PME_EN bit in
the PME_EN register is set, a PME will be generated. These registers are located in the Runtime
Registers Block, which are located at the address contained in the configuration registers 0x60 and
0x61 in Logical Device A. The PME status bits for the GPIOs are cleared on a write of ‘1’. In addition,
the LPC47B34x provides 37 GPIOs that can directly generate an SMI. See Table 52.
GPIO PME and SMI Functionality
The following GPIOs are dedicated wakeup GPIOs with a status and enable bit in the PME status and
enable registers:
GP10-GP17
GP20-GP27
GP32, GP33, GP36, GP37
GP41, GP43-GP45
GP56, GP57
GP60, GP61, GP65
GP70-GP77
GP80-GP82, GP85, GP86
This following is the list of PME status and enable registers for their corresponding GPIOs:
PME_STS2 and PME_EN2 for GP10-GP17
PME_STS3 and PME_EN3 for GP20-GP27
PME_STS4 and PME_EN4 for GP32, GP33, GP36, GP37, GP41, GP43, GP60 and GP61
PME_STS5 and PME_EN5 for GP56 and GP57
PME_STS6 and PME_EN6 for GP44, GP45, GP65, GP80-GP82, GP85, GP86
PME_STS7 and PME_EN7 for GP70-GP77
The following GPIOs can directly generate an SMI and have a status and enable bit in the SMI status
and enable registers.
GP20-GP26
GP32, GP33, GP36, GP37
GP41-GP45
GP54
GP60, GP61, GP65
GP70-GP77
GP80-GP82, GP85, GP86
相關(guān)PDF資料 |
PDF描述 |
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