- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄358933 > LPC47B34X (STANDARD MICROSYSTEMS CORP) 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications PDF資料下載
參數(shù)資料
| 型號： | LPC47B34X |
| 廠商： | STANDARD MICROSYSTEMS CORP |
| 元件分類： | 外設(shè)及接口 |
| 英文描述： | 128 Pin Enhanced Super I/O with LPC Interface for Consumer Applications |
| 中文描述： | MULTIFUNCTION PERIPHERAL, PQFP128 |
| 封裝： | QFP-128 |
| 文件頁數(shù)： | 127/250頁 |
| 文件大?。?/td> | 645K |
| 代理商： | LPC47B34X |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁當(dāng)前第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁
127
Soft Power Down Mode
This mode is entered by executing a HALT instruction. The execution of program code is halted until
either RESET is driven active or a data byte is written to the DBBIN register by a master CPU. If this
mode is exited using the interrupt, and the IBF interrupt is enabled, then program execution resumes
with a CALL to the interrupt routine, otherwise the next instruction is executed. If it is exited using
RESET then a normal reset sequence is initiated and program execution starts from program memory
location 0.
Hard Power Down Mode
This mode is entered by executing a STOP instruction. The oscillator is stopped by disabling the
oscillator driver cell. When either RESET is driven active or a data byte is written to the DBBIN
register by a master CPU, this mode will be exited (as above). However, as the oscillator cell will
require an initialization time, either RESET must be held active for sufficient time to allow the oscillator
to stabilize. Program execution will resume as above.
Interrupts
The LPC47B34x provides the two 8042 interrupts: IBF and the Timer/Counter Overflow.
Memory Configurations
The LPC47B34x provides 2K of on-chip ROM and 256 bytes of on-chip RAM.
Register Definitions
Host I/F Data Register
The Input Data register and Output Data register are each 8 bits wide. A write to this 8 bit register will
load the Keyboard Data Read Buffer, set the OBF flag and set the KIRQ output if enabled. A read of
this register will read the data from the Keyboard Data or Command Write Buffer and clear the IBF
flag. Refer to the KIRQ and Status register descriptions for more information.
Host I/F Status Register
The Status register is 8 bits wide. Table 46 shows the contents of the Status register.
Table 46 - Status Register
D4
UD
D7
UD
D6
UD
D5
UD
D3
C/D
D2
UD
D1
IBF
D0
OBF
Status Register
This register is cleared on a reset. This register is read-only for the Host and read/write by the
LPC47B34x CPU.
UD
C/D
Writable by LPC47B34x CPU. These bits are user-definable.
(Command Data)-This bit specifies whether the input data register contains data or a
command (0 = data, 1 = command). During a host data/command write operation, this bit is
set to "1" if SA2 = 1 or reset to "0" if SA2 = 0.
(Input Buffer Full)- This flag is set to 1 whenever the host system writes data into the input
data register. Setting this flag activates the LPC47B34x CPU's nIBF (MIRQ) interrupt if
enabled. When the LPC47B34x CPU reads the input data register (DBB), this bit is
automatically reset and the interrupt is cleared. There is no output pin associated with this
internal signal.
IBF
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| LPC47B37X | 100 Pin Enhanced Super I/O for LPC Bus with SMBus Controller for Commercial Applications |
| LPC47M14X-NC | 128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14Y-NC | 128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14Z-NC | 128 PIN ENGANCED SUPER I/O CONTROLLER WITH AN LPC INTERFACE AND USB HUB |
| LPC47M14C-NC | BNC MALE TO RJ11/SCREW TESCA-BL10 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| LPC47B351-NC | 制造商:Rochester Electronics LLC 功能描述:- Bulk |
| LPC47B357-NC | 制造商:SMSC 功能描述:ELECTRONIC COMPONENT |
| LPC47B373QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:SMSC 功能描述: |
| LPC47B373QFP WAF | 制造商:SMSC 功能描述: |
| LPC47B377QFP | 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:SMSC 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。