參數資料
型號: IDT74ALVC162835APV
廠商: INTEGRATED DEVICE TECHNOLOGY INC
元件分類: 總線收發(fā)器
英文描述: ALVC/VCX/A SERIES, 18-BIT DRIVER, TRUE OUTPUT, PDSO56
封裝: 0.635 MM PITCH, SSOP-56
文件頁數: 4/6頁
文件大?。?/td> 104K
代理商: IDT74ALVC162835APV
4
EXTENDED COMMERCIAL TEMPERATURE RANGE
IDT74ALVC162835A
3.3V CMOS 18-BIT UNIVERSAL BUS DRIVER W/ 3-STATE OUTPUTS
OPERATING CHARACTERISTICS, TA = 25oC
SWITCHING CHARACTERISTICS
(1)
NOTES:
1. See test circuits and waveforms. TA = – 40°C to + 85°C.
2. Skew between any two outputs of the same package and switching in the same direction.
SWITCHING CHARACTERISTICS FROM 0oC TO 65oC, CL = 50pF
VCC = 2.5V ± 0.2V
VCC = 3.3V ± 0.3V
Symbol
Parameter
Test Conditions
Typical
Unit
CPD
Power Dissipation Capacitance
Outputs enabled
CL = 0pF, f = 10Mhz
30
35
pF
CPD
Power Dissipation Capacitance
Outputs disabled
12.5
14
pF
VCC = 2.5V ± 0.2V
VCC = 2.7V
VCC = 3.3V ± 0.3V
Symbol
Parameter
Min.
Max.
Min.
Max.
Min.
Max.
Unit
fCLOCK
150
150
150
MHz
tPLH
tPHL
Propagation Delay
Ax to Yx
1
4
4.6
1
3.5
ns
tPLH
tPHL
Propagation Delay
LE to Yx
1.3
5.5
5.4
1.3
4.6
ns
tPLH
tPHL
Propagation Delay
CLK to Yx
1.4
5.9
5.6
1.4
3.5
ns
tPZH
tPZL
Output Enable Time
OE to Yx
1.4
5.9
6
1.1
5
ns
tPHZ
tPLZ
Output Disable Time
OE to Yx
1
4.7
4.6
1.3
4.2
ns
tW
Pulse Duration, LE HIGH
3.3
3.3
3.3
ns
tW
Pulse Duration, CLK HIGH or LOW
3.3
3.3
3.3
ns
tSU
Setup Time, data before CLK
1.8
1.5
1
ns
tSU
Setup Time, data before LE
↓, CLK HIGH
1.9
1.6
1.5
ns
tSU
Setup Time, data before LE
↓, CLK LOW
1.3
1.1
1
ns
tH
Hold Time, data after CLK
0.6
0.6
0.6
ns
tH
Hold Time, data after LE
↓,
CLK HIGH or LOW
1.4
1.7
1.4
ns
tSK(o)
Output Skew(2)
500
ps
VCC = 3.3V ± 0.15V
Symbol
Parameter
Min.
Max.
Unit
tPLH
tPHL
Propagation Delay
CLK to Yx
1.4
3.5
ns
相關PDF資料
PDF描述
IDT74ALVC162835APA ALVC/VCX/A SERIES, 18-BIT DRIVER, TRUE OUTPUT, PDSO56
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