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參數(shù)資料
| 型號： | CDB42L51 |
| 廠商： | Cirrus Logic, Inc. |
| 英文描述： | Silver Mica Capacitor; Capacitance:120pF; Capacitance Tolerance:+/- 5%; Series:CDV16; Voltage Rating:1000VDC; Capacitor Dielectric Material:Mica; Termination:Radial Leaded; Lead Pitch:5.94mm; Leaded Process Compatible:Yes RoHS Compliant: Yes |
| 中文描述： | 低功耗，立體聲耳機放大器編解碼器 |
| 文件頁數(shù)： | 21/83頁 |
| 文件大?。?/td> | 1348K |
| 代理商： | CDB42L51 |
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DS679A2
21
CS42L51
Notes:
15. After powering up the
CS42L51
, RESET should be held low after the power supplies and clocks are set-
tled.
16. See
“Example System Clock Frequencies” on page 75
for typical MCLK frequencies.
17. See
“Master” on page 38
.
//
LRCK
Master Mode
(Note 17)
Output Sample Rate (LRCK)
All Speed Modes
F
s
-
Hz
LRCK Duty Cycle
SCLK Frequency
SCLK Duty Cycle
SCLK Rising Edge to SDOUT Output Delay
45
-
45
-
55
%
Hz
%
s
1/t
P
64F
s
55
t
d
LRCK Edge to SDOUT MSB Output Delay
SDOUT Setup Time Before SCLK Rising Edge
SDOUT Hold Time After SCLK Rising Edge
SDIN Setup Time Before SCLK Rising Edge
SDIN Hold Time After SCLK Rising Edge
t
d(MSB)
t
s(SDO-SK)
t
h(SK-SDO)
t
s(SD-SK)
t
h
-
40
-
-
-
-
ns
ns
ns
ns
ns
30
30
20
20
Parameters
Symbol
Min
Max
Units
t
h(SK-SDO)
//
MSB
//
//
//
//
//
//
//
t
s(SD-SK)
MSB
MSB-1
MSB-1
LRCK
SCLK
SDOUT
SDIN
t
d(MSB)
t
s(LK-SK)
t
P
t
h
t
s(SDO-SK)
Figure 4. Serial Audio Interface Slave Mode Timing
128
MCLK
MCLK
-------1
t
h(SK-SDO)
//
MSB
//
//
//
//
//
//
t
s(SD-SK)
MSB
MSB-1
MSB-1
SCLK
SDOUT
SDIN
t
d(MSB)
t
P
t
h
t
s(SDO-SK)
Figure 6. Serial Audio Interface Master Mode Timing
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| CDB42L50 | Silver Mica Capacitor; Capacitance:100pF; Capacitance Tolerance:+/- 5%; Series:CDS; Voltage Rating:300VDC; Capacitor Dielectric Material:Mica; Termination:Radial Leaded; Lead Pitch:3mm; Leaded Process Compatible:No RoHS Compliant: No |
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參數(shù)描述 |
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